JPS6122660A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS6122660A
JPS6122660A JP59144728A JP14472884A JPS6122660A JP S6122660 A JPS6122660 A JP S6122660A JP 59144728 A JP59144728 A JP 59144728A JP 14472884 A JP14472884 A JP 14472884A JP S6122660 A JPS6122660 A JP S6122660A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
pad electrodes
semiconductor
base plates
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59144728A
Other languages
English (en)
Inventor
Shigeji Kinoshita
木下　繁治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP59144728A priority Critical patent/JPS6122660A/ja
Publication of JPS6122660A publication Critical patent/JPS6122660A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 この発明は半導体装置、特に半導体集積回路装置のバッ
ケージングンの高集積化を可能ならしめる構造に関する
ものである。
〔従来技術〕
第１図は従来の半導体装置の構成を示す斜視図で、（１
）は半導体基板、（２）はこの半導体基板（１）の表面
に形成され外部との接続をする電極（パッド）、（３）
はチップマウント、（４）はチップマウント（３）に設
けられた外部端子、（５）はパッド電極（２）と外部端
子（４）とを接続する金属線である。
従来の装置では上述のように単に平面的にパッケージ内
に配置されているだけであるので、装置　。
の大規模集積化をしようとすると、半導体基板内に形成
される素子の微細化を図るか、チップの大形化によるこ
とが必要である。しかし、素子の微細化は技術的限界に
近づいており、また、チップめ大形化は半導体製造プロ
セスでの歩留りの低下、またはチップの電気的特性の低
下、更にはパッケージの大形化などをもたらすという難
点があった。
〔発明の概要〕
この発明は以上のような点に鑑みてなされたもので、半
導体基板の表裏対応位置にパッド電極を設け、表裏両パ
ッド電極間を半導体基板を貫通する導電部で接続して置
き、このような構造の半導体基板を複数枚積み重ねるこ
とによって、平面的な広がりを大きくすることなく、大
規模集積化が可能な半導体装置を提供するものである。
〔発明の実施例〕
第２図はこの発明の一実施例の構成を示す斜視図で、（
１ａ）、（ｌｂ）および（１ｃ）はそれぞれ第１．第２
および第３の半導体基板、（２ａ）および（６ａ）はそ
れぞれ第１の半導体基板（ｌａ）の表面および裏面の互
いに対応位置に形成されたパッド電極、（’？ａ）は第
１の半導体基板（１ａ）を貫通して表裏パッド電極（２
ａ）、（６ａ）を接続する導電部である。第２の半導体
基板（１ｂ）にも同様に表裏パッド電極（２１））、（
６１））および貫通接続する導電部（７ｂ）が設けられ
、第３の半導体基板（１Ｃ）にも表裏パッド電極（２ｃ
）、（ｅｃ）および貫通接続する導電部（７Ｃ）が設け
られている。
これらの構造の形成方法の一例を第１の半導体基板（１
ａ）について略説すれば、まず、第１の半導体基板（ｌ
ａ）にレーザビームなどによって貫通孔を形成し、その
後にプラズマＣｖＤ法などの薄膜形成技術によって孔の
中まで導電性皮膜で被覆し、周知の写真製版技術によっ
て表裏パッド電極（２ａ）。
（６ａ）を形成することによって貫通する導電部７ｃ　
）が得られる。
各半導体基板（ｌａ）、（ｘｂ）、（１ｃ）を積層する
際には第１の半導体基板（１ａ）の裏面パッド電極（６
ａ）と第２の半導体基板（１ｂ）の表面パッド電極（２
ｂ）との間および、第２の半導体基板（１ｂ）の裏面パ
ッド電極（６ｂ）と第３の半導体基板（１ｃ）の表面パ
ッド電極（２Ｃ）との間を低融点はんだで接着積層すれ
ばよい０ このようにすれば、第１の半導体基板（１ａ）の表面パ
ッド電極（２ａ）とチップマウント（３）の外部端子（
４）とを金属＃　（５）で結べば、すべての半導体基板
（１ａ）　、　（ｌｂ）　、　（ｌｃ　）との接続が達
成できる。
なお、上記実施例では積層される半導体基板は同一寸法
の場合を示したが、寸法の異なる半導体基板を積層して
もよく、また積層枚数も実施例の３枚に限らず２枚以上
例枚であってもよい。更に、貫通の導電部を孔あけとＣ
ｖＤ皮膜による被覆方式を用いて形成した場合を示した
が、その他の任意の方法で形成してもよい。
〔発明の効果〕
以上説明したように、この発明の半導体装置では、半導
体基板の表裏対応位置にパッド電極を設け、これら表裏
両パッド電極間を半導体基板を貫通する導電部で接続し
ておき、このような半導体基板を複数枚積み重ねて立体
化したので、平面的な広がりを大きくすることなく大規
模集積化が可能である。
【図面の簡単な説明】
第１図は従来の半導体装置の構成を示す斜視図、第２図
はこの発明の一実施例の構成を示す斜視図、第３図は第
２図のＩ−ｌ［線における拡大部分断面図である。 図において、（ｌａ）　、　（ｌｂ）　、　（１０”）
は半導体基板、（ｚａ）、（２ｂ）、（２ｃ）は表面パ
ッド電極、（ａａ）、　（６ｂ）、（６ｃ　）は裏面パ
ッド電極、（’７ａ）、　（’７ｂ）　、（７ｃ）は貫
通導電部である。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. （１）半導体基板の表面および裏面の互いに対応する位
    置にパッド電極を設けるとともに上記半導体基板を貫通
    して上記表面および裏面のパッド電極の間を接続する導
    電部を形成し、複数枚の上記半導体基板を一つの上記半
    導体基板の裏面のパッド電極と他の上記半導体基板の表
    面のパッド電極とが順次接するように積み重ねるように
    したことを特徴とする半導体装置。
JP59144728A 1984-07-10 1984-07-10 半導体装置 Pending JPS6122660A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59144728A JPS6122660A (ja) 1984-07-10 1984-07-10 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59144728A JPS6122660A (ja) 1984-07-10 1984-07-10 半導体装置

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Publication Number Publication Date
JPS6122660A true JPS6122660A (ja) 1986-01-31

Family

ID=15368941

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59144728A Pending JPS6122660A (ja) 1984-07-10 1984-07-10 半導体装置

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JP (1) JPS6122660A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191224A (en) * 1987-04-22 1993-03-02 Hitachi, Ltd. Wafer scale of full wafer memory system, packaging method thereof, and wafer processing method employed therein
US5202754A (en) * 1991-09-13 1993-04-13 International Business Machines Corporation Three-dimensional multichip packages and methods of fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191224A (en) * 1987-04-22 1993-03-02 Hitachi, Ltd. Wafer scale of full wafer memory system, packaging method thereof, and wafer processing method employed therein
US5202754A (en) * 1991-09-13 1993-04-13 International Business Machines Corporation Three-dimensional multichip packages and methods of fabrication

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