JPS61246858A - デ−タ先取り制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 チャネル制御部とチャネル部とが存在するデータ処理シ
ステムにおいて、チャネル制御部上に各チャネル部対応
にデータ・バッファ部をもうけ。

個々のチャネル部からの主メモリ・アクセス処理をデー
タ先取り制御の下で実行せしめるようにしたことが開示
される。

〔産業上の利用分野〕

本発明は、データ先取り制御方式、特にチャネル部から
の主メモリに対するアクセス処理に当たってデータ先取
り制御を行い得るようにしたデータ先取り制御方式に関
するものである。−〔従来の技術〕 従来から、チャネル制御部（ＣＨＣ）　　と当該チャネ
ル制御部に連繋される１つまたは複数のチャネル部（Ｃ
Ｈ）とを有するデータ処理システムが知られている。こ
のようなシステムにおいて従来各チャネル対応にデータ
・バッファをもっていない。

〔発明が解決しようとする問題点〕

このために主メモリ　（Ｍ　Ｅ　Ｍ）からのデータ・フ
ェッチ能力は、第５図に示す如き態様となり。

主メモリ（ＭＥＭ）におけるアクセス・タイムによって
抑えられていた。即ち、第５図図示の場合。

チャネル部（ＣＨｎ）がアドレスＡ１を指示してアクセ
ス要求ＲＱ　ａ　（Ａ　＋）を発したとき、第５図図示
の如く、所定の遅れをもって主メモリ　（ＭＥＭ）がリ
ードされ、それによって読み出されたデータＤ１が所定
の遅れをもってチャネル部（ＣＨｎ）にロードされ９次
いでチャネル部（ＣＨｎ）が次のアクセス要求ＲＱａ　
　（Ａｘ）を発する形となっていた。なお２図中のＣＨ
ＣＢｕｓはチャネル制御部（ＣＨＣ”）とチャネル（Ｃ
Ｈ）との間のバス、ＭＥＭ　　Ｂｕｓはチャネル制御部
（ＣＨＣ）と主メモリ　（Ｍ　Ｅ　Ｍ）との間のバスを
表している。

従来の場合、上記第５図図示の態様となるが。

主メモリ（Ｍ　Ｅ　Ｍ）の容量が大でしたがって低速の
メモリ素子が使用されている場合には、チャネル部（Ｃ
Ｈ）の能力が制限されてしまうものとなっていた。

〔問題点を解決するための手段〕

本発明は上記の点を解決することを目的としており、第
１図は本発明の原理ブロック図を示す。

図中の符号１は主メモリ　（ＭＥＭ）、２はチャネル制
御部（ＣＨＣ）、３−ｉは複数個存在するチャネル部（
ＣＨ）の中の１つを表している。

本発明の場合、第１図においては図示を省略しているが
、第２図および第３図に示す如く、チャネル制御部２内
にチャネル・データ・バッファ（ＣＨＢ）７をもうけ、
該バッファ７内に各チャネル部３−を対応にデータ・バ
ッファ部？−ｉを用意し、主メモリ１から読み出されて
きたデータＤｉ、０２などを保持しておくことができる
ようにしている。

〔作用〕

第１図図示の原理ブロック図に示す如く、最初に成るチ
ャネル部３−ｉがアドレスＡ１を指示してアクセス要求
ＲＱｂ（Ａ＋）を発したとき、チャネル制御部２は、当
該アクセス要求ＲＱｂを認識し、　（ｉ）アドレスＡ１
をもって主メモリ１をアクセスすると共に（ｉｉ　）ダ
ミー・データをチャネル部３−ｉに返すようにする。

これによって、チャネル部３−ｉにおいては。

見掛は上データ（ダミーであるが）が返ってきたことに
より９次のアクセス要求ＲＱＣ（Ａｘ）を発することと
なる。一方、主メモリｌにおいては。

アドレスＡ１についてのリードが行われて、リード・デ
ータＤ１をチャネル制御部２に転送する。

このとき、チャネル制御部２においては、当該データＤ
１をチャネル部３−ｉ用の上記データ・バッファ部？−
ｉに保持する。

そして、上記アクセス要求ＲＱｃ　（Ａｘ）がチャネル
部３−ｉから到来したとき、　（ｉ）上記データＤ１を
チャネル部３−ｉに転送しかつ（ｉｉ　）アドレスＡ２
をもって主メモリ１をアクセスする。

以下、同様の動作が繰り返されることとなり、第５図に
示した処理にくらべて効率のよいものとなる。

〔実施例〕

第２図は本発明の一実施例構成、第３図は本発明に用い
るチャネル・データ・バッファの一実施例構成、第４図
は本発明の場合における処理タイムチャートの一実施例
を示す。

図中、１は主メモリ、２はチャネル制御部、３−〇、・
・・・・・、３−ｎは夫々チャネル部、４はメモリ・ア
ドレス・バッファ、５はストア・データ・バッファ、６
はロード・データ・バッファ、７はチャネル・データ・
バッファ、８はデータ・バッファ、９はアドレス・レジ
スタ、１０はＣＨＣバス、１）はＭＰ、Ｍバスを表して
いる。

第２図において従来公知のものと異なる点は。

実質上、チャネル・データ・バッファ（ＣＨＢ）７が存
在している点である。言うまでもなく９図示メモリ・ア
ドレス・バッファ４は主メモリ１をアクセスするための
アドレスがセットされるものであり、ストア・データ・
バッファ５は主メモリ１に対する書き込み時に書き込み
データがセットされるものであり、ロード・データ・バ
ッファ６は主メモリ１に対する読み出し時に読み出され
てきたデータがセットされるものである。

第２図図示のチャネル・データ・バッファ７は。

第３図に示す如く、各チャネル部対応にデータ・バッフ
ァ部７−０．７−１．・・・・・・をもっていて。

現にどのチャネル部に対して処理が行われているかに対
応して、書き込み処理部ＷＣＨＡと読み出し処理部ＲＣ
ＨＡとによって、夫々のデータ・バッファ部７−ｉがア
クセスされる。

各データ・バッファ部７−１の内容には９例えば、先取
りしたデータと共に、当該データの有効性を指示するバ
リッド・ビット■やエラー情報ＥＲＲによって構成され
る。

以下、第４図図示のタイムチャートと対応づけながら説
明する。

（１）　　最初、成るチャネル例えば３−０がアドレス
Ａ１を指示して、いわば最初であることを示すアクセス
要求ＲＱｂ（Ａ＋）を発したとき、チャネル制御部２は
、　（ｉ）主メモリｌに対してアドレスＡ１をもってア
クセスを行い、（ｉｉ）一方、アクセス要求ＲＱｂであ
ることから、ダミー・データをデータ・バッファ部７−
θ上にセットする。このときバリッド・ビットｖＯを無
効にしておく。そして、当該ダミー・データをチャネル
部３−０に転送する。

（２）チャネル部３−０においては、自己の発したアク
セス要求に対応してデータが転送されてきたことから、
第２回目以降のアクセス要求をアドレスＡ２によりアク
セス要求ＲＱ　ｃ　（Ａ　ｚ）として出力する。

（３）　　この間、主メモリ１においてはアドレスＡＩ
によるアクセスが行われ、リード・データＤ１がチャネ
ル制御部２に転送される。そして当該データＤ１は上記
データ・バッファ部７−θ上にセットされかつバリッド
・ビットｖＯを有効にされる。

（４）次いで、チャネル制御部２に上記アクセス要求Ｒ
Ｑｃ　　（Ａｘ）が到来したとき、第２回目以降のアク
セス要求であることを識別し、チャネル制御部２は、　
（ｉ）主メモリ１に対してアドレスＡ２をもってアクセ
スを行い、（ｉｉ）一方。

ア・クセス要求ＲＱｃであることからダミー・データを
つくることなく、データ・バッフ１部７・−０の内容（
即ちＤＩ）をチャネル部３−０に転送する。そして、上
記バリッド・ビット■０を無効にする。

（５）　　以下同様の処理が必要回数だけ繰り返される
。

〔発明の効果〕

以上説明した如く１本発明によれば、夫々のチャネル部
によるアクセスに対応して、データ先取りを行うことが
可能となり、チャネル部の能力を有効に発揮させること
が可能となる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一
実施例構成、第３図は本発明に用いるチャネル・データ
・バッファの一実施例構成、第４図は本発明の場合にお
ける処理タイムチャートの一実施例、第５図は従来の場
合のタイムチャートを示す。 図中、１は主メモリ、２はチャネル制御部、３はチャネ
ル部、７はチャネル・データ・バッファ。 ？−ｉはデータ・バッファ部を表す。

Claims (1)

1. 【特許請求の範囲】 １つまたは複数のチャネル部（３−ｉ）と、当該各チャ
   ネル部（３−ｉ）からの主メモリに対するアクセスを制
   御するチャネル制御部（２）と、主メモリ（１）とを有
   するデータ処理システムにおいて、上記チャネル制御部
   （２）は、チャネル部（３−ｉ）対応にデータ・バッフ
   ァ部（７−ｉ）をもつよう構成されると共に、 １つのチャネル部（３−ｉ）からの先に発せられたメモ
   リ・アクセス要求に対応して上記主メモリ（１）から読
   み出されたデータを上記データ・バッファ部（７−ｉ）
   上に保持させ、 同じチャネル部（３−ｉ）から発せられた今回のメモリ
   ・アクセス要求に対応して上記データ・バッファ部（７
   −ｉ）上に保持されているデータを、当該チャネル部（
   ３−ｉ）に転送しかつ上記主メモリ（１）に対して上記
   今回のメモリ・アクセス要求に対するアクセスを行うよ
   うに構成されることを特徴とするデータ先取り制御方式
   。