JPS6126236B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はシヨツトキ障壁型電界効果トランジス
タにおける電極の形成方法に関するものである。

シヨツトキ障壁ゲート型電界効果トランジスタ
（以下SBGFETと称す）は良好な電気特性を得る
ため構造上短ゲートを図ること。ゲート耐圧がゲ
ートとドレイン間の距離に規制されるため、特に
高出力SBGFETの場合ゲート・ドレイン間は、
ソースとゲート間の数倍の距離が望まれる。

現在SBGFETは小出力低雑音用ではサブミク
ロンゲートが試作段階にあり、高出力用では１〜
２μｍゲートの域にある。

高出力SBGFETは一般にゲート巾が著るしく
大きくする必要があるため小出力用SBGFETが
多数個並列に接続された方式になつている。この
ためサブミクロンパターンの形成のための写真食
刻法には電子ビーム露光方式が実験的に採り入れ
られつつあるがまだ実用化の段階に至つていな
い。またこの装置は極めて高価なことも問題があ
る。

本発明の目的は、従来の密着露光方式によりゲ
ート・ソース間が近接し、一方ゲート・ドレイン
間はその数倍の距離を有したサブミクロンゲート
SBGFET（以下非中心ゲートSBGFETと称す）
を生産性よく安価に得るためのシヨツトキ障壁型
電界効果トランジスタにおける電極の形成方法を
提供することにある。

次に従来の製造方法を説明し、さらに本発明に
ついて詳細に説明する。

第１図は一般的な高出力SBGFETの構造を模
式的に示したもので同図ａはその平面図を、同図
ｂはａ図におけるＧ−G′における断面を表わし
シリコンあるいは砒化ガリウム等の基板１にソー
ス電極２、ゲート電極３、ドレイン電極４がゲー
トを狭んで交互に配列されている。ソース２、ド
レイン４間の距離３〜５μｍの中心にゲート３が
1.0μｍの大きさに配置されている。

この製造方法の最も一般的な方法として第１の
方法について第２図を用いて説明する。

同図ａにおいて、基板１上に写真蝕刻法により
ゲート領域３５を除いた表面をレジスト膜５で覆
い、次に同図ｂにおいて、ゲート領域３５に向け
て、真空蒸着方法あるいはスパツタリングなどに
より、ゲート金属３１として、Al又はCrなどを
蒸着し、レジスト膜５を溶剤で除去すると、レジ
スト膜上の金属も、レジストと共に除去されて、
同図ｃに示す基板１上にゲート金属３が形成され
る。次に再び写真蝕刻法により、ソースおよびド
レイン領域を除いた他の表面をレジスト膜で覆
い、オーム電極金属を被着し、前記同様にレジス
ト膜を除去すれば同図ｄに示す基板１上にソース
２、ゲート３、ドレイン４がゲートを狭んで交互
に配置された高出力SBGFETの原形が得られ
る。

この製造方法による最も大きな問題点は狭いソ
ースとドレイン間にゲートを設ける工程（以下図
形位置合せと称する）の困難性がある。例えば、
サブミクロンSBGFETはゲート長0.5μｍ、ソー
スと、ドレイン間1.5〜２μｍ程度が一般的であ
り、この構造の実現には高精度の図形位置合せが
必要である。密着露光方式によるこの構造の実現
は不可能であり、投影露光方式および電子ビーム
露光などが検討されているが実験段階の域を出て
いない。

さらに他の従来方法として第２の方法について
第３図を用いて説明する。

同図ａは写真蝕刻法に用いるガラスマスクを表
わしソース領域２１１の明部即ち、光が透過する
部分、同様にドレイン領域４１１となる明部、さ
らにゲートが形成される暗部３１１即ち光が遮断
されることを示している。

この従来方法による製造方法は同図ｂにおいて
基板１上にゲート電極となる金属例えばAl３１
を被着し、次に写真蝕刻法により、Al３１表面
のソース・ドレイン領域を残して、ゲートが形成
される部分をレジスト膜５により覆い、同図ｃに
おいて、Al３１の露出された部分およびレジス
ト膜５下の周辺部を化学腐蝕により除去したの
ち、蒸着方法により、オーム電極金属８を基板表
面に対して垂直な方向から被着する。このとき蒸
着源に対し、被着面に角度を持たすとソースとド
レインが交互にゲートに接近してしまうので必ず
蒸発源は被着面に対し垂直方向であることが必要
である。次にレジスト膜５を除去することによ
り、レジスト膜５上の金属も一諸に除去されて、
同図ｄに示された基板１上にソース２とドレイン
４がゲート３を狭んで交互に配置された高出力
SBGFETの原形が得られる。

以上説明したように従来例の第１の方法におい
てはサブミクロン非中心ゲートSBGFETの形成
は困難で、その第２の従来方法では、サブミクロ
ンSBGFETは得られるがゲートにソースが近接
し、一方ドレインは離れた構造のサブミクロン非
中心ゲートSBGFETを得ることは、不可能であ
る等の欠点があつた。

このように、従来方法では得られなかつたゲー
トが並列に連続したサブミクロン非中心ゲート
SBGFETを容易に得ることができる本発明のよ
るシヨツトキ障壁ゲート型電界効果トランジスタ
における電極の形成方法について説明する。

第４図は本発明による電極の形成方法により得
られた非中心ゲートSBGFET構造の概略図を示
したもので同図ａは１チツプの斜視図で同図ｂは
ａ図におけるＸ−X′でのゲート、ソース、ドレ
インの各電極配置の関係を示したものであり、同
図ａにおいて基板１上ゲートパツド３１から復数
本のゲート３がある一定角度８をもつて、ソース
電極を狭むように配置され、一方ドレイン電極２
はゲート電極に囲まれたような関係に配置されて
それぞれの電極の関係は同図ｂに示すＸ−X′に
おける断面図の如く基板１上にゲート３、ドレイ
ン２、ゲート３、ソース４、ゲート３、ドレイン
２とソースとドレインがゲートを狭んで交互に配
置され、ソースはゲートに近接し、ドレインはゲ
ートから前者よりも数倍の距離を有しているもの
である。

次に本発明の方法について第５図および第６図
を用いて説明する。

第５図ａは砒化ガリウム基板１上にアルミニウ
ム（Al）３０を4000Å被着し、通常の写真蝕刻
法により、ドレイン領域２０およびソース領域４
０のAlを露出して他の全面にレジスト膜による
マスク５０を形成した斜視図である。ゲートが形
成されるマスク５０はソース領域４０側の開き角
６ 60度およびドレイン２０側の開き角７が60度
で三角状に連続して、ソースとドレイン領域を分
割している。

次に同図ｂのＸ−X′における断面図におい
て、Al３０を化学腐蝕法により徐々に除去し、
ゲートマスク５０よりも小さく残し、ゲート長
0.5μｍのゲート３が形成されると同時にドレイ
ン領域２０およびソース領域４０のAlが除去さ
れて、基板１が露出される。

次に同図ｃにおいて、ソースおよびドレイン電
極金属８が、抵抗加熱方法あるいは、電子銃式蒸
着方法により、被着試料９に対し、30度の角度を
もつて蒸着される。このときソース電極領域４０
はドレイン電極領域２０よりも被着金属の蒸発源
に対し距離的に近い関係に配置されることが必要
である。このような位置関係で、ソース、ドレイ
ン電極金属が被着された状態を第６図ａに示す。
被着された電極金属８０は基板１の被着面に対
し、傾斜しているためレジスト膜によるゲートマ
スク５０の影響により、ゲート３と被着金属８０
とは交互に近接した電極配置が得られる。次にレ
ジスト膜マスク５０を溶剤で除去すればマスク５
０上に被着された電極金属８０も同時に除去され
て同図ｂに示された基板１よにAl膜３０および
ゲート３に分割されて、ドレイン２１およびソー
ス４１が形成される。尚このときソースはいずれ
のゲートにも近接し、一方ドレインはすべてのゲ
ートに前者の数倍の距離に配置されている。次に
Al３０の不要な部分を化学腐蝕法により除去し
てゲートパツドを形成し、熱処理して、オーム性
電極金属にすれば第４図に示すような非中心ゲー
トSBGFETの原形が得られる。

前記実施例においてゲートの開き角60度、ソー
スとドレイン電極金属の被着角度が30度のときソ
ースとゲート間は0.27μｍでゲートとドレイン間
距離1.57μｍとなりソースとゲート間に較べて４
倍であり、被着角度45度のとき２倍が得れた。尚
このときのゲートマスクの膜厚0.6μｍマスクに
おけるゲート長1.5μｍ、およびAl膜厚0.4μｍで
ある。このようにゲート・ドレイン間の距離はゲ
ートの開き角度および被着角度さらにゲートマス
クの膜厚等によつて、ソース・ゲート間が0.1μ
ｍに近接するまで任意に得ることが出来る。

このように本発明によるゲート電極がＶ字形に
構成される方法を用いて第２の実施例として非中
心双ゲートSBGFETの１部分を示した平面図を
第７図に示した。同図において１は基板、２はド
レイン、３は第１ゲート電極、０３は第２ゲート
電極、４はソース電極を示している。

さらに第３の実施例として、基板に高電子濃度
層（n⁺）を有した場合の非中心ゲートSBGFETに
ついて、ゲートを中心としたチヤンネル部分の断
面図を第８図に示した。図中１は基板、２はn⁺
層、３は能動層、４はゲート電極、５はドレイン
電極、６はソース電極である。

以上詳述したように本発明の特徴は従来極めて
高精度が要求された図形位置合せを全く必要とせ
ずにゲート電極がソース電極に均一に近接し、一
方ドレイン電極がゲートに対し均一に配置された
非中心ゲートSBGFETが容易に製造される。こ
れにより製造工程の短縮と製品止留りが著るしく
改善されたことにある。

尚本実施例では、基板には砒化ガリウムを用い
たが、他の基板例えばシリコン、リン−砒化ガリ
ウムなど基板の種類は問わず、またゲートマスク
としてレジスト膜を用いたが、金属を用いても、
本発明による製造方法の効果は同様に得られる。

【図面の簡単な説明】

第１図ａは従来方法により得られた高出力シヨ
ツトキ障壁ゲート型電界効果トランジスタの平面
図、同図ｂはａ図のＧ−G′における断面図であ
る。第２図、第３図は従来方法を説明するための
図である。第４図、第５図、第６図は本発明を説
明するための図である。第４図において１は基
板、２はゲート電極、４はソース電極、８はゲー
ト電極の開き角度、３１はゲートパツトである。
第５図において３０はAl膜、６はゲートマスク
のソース側における開き角を示し、７はドレイン
側におけるゲートマスクの開き角、２０はドレイ
ン電極領域、４０はソース電極領域、５０はレジ
スト膜によるマスクを示している。尚同図ｃは、
８はソース、ドレイン電極金属、９は被着試料で
蒸発源と基板との位置関係を説明する図である。 第６図ａはソース、ドレイン電極金属８が被着
された状態で、図ｂはレジスト膜によるマスクを
除去してソース４１およびドレイン２１各領域に
電極金属がゲート３を堺にして形成されたことを
示す。 第７図は本発明による第２の実施例として非中
心双ゲート、シヨツトキ障壁ゲート型電界効果ト
ランジスタへ適用した場合を説明するための図で
１は基板、２はドレイン電極、３は第１ゲート電
極、０３は第２ゲート電極、４はソース電極を示
す。第８図は第３の実施例として、高電子濃度層
を有した基板を用いた非中心ゲート、シヨツトキ
障壁ゲート型電界効果トランジスタへ適用した場
合を説明するための図、１は基板、２は高電子能
動層、３は能動層、４はゲート電極、５はドレイ
ン電極、６はソース電極を示す。

Claims (1)

【特許請求の範囲】
1. １ シヨツトキ障壁ゲート型電界効果トランジス
   タにおける電極の製造方法において半導体結晶表
   面にシヨツトキ障壁を形成する第１の被膜を設
   け、該被膜上に絶縁物又は金属又はそれらの二種
   以上により、連続したＶ字形マスクを設け、所定
   の寸法に露出された前記第１の被膜および前記マ
   スク下の周辺部を除去して該マスク形状よりも小
   さな形状のＶ字形ゲート被膜を残し、蒸着方法に
   より、前記半導体結晶に対し所定の角度よりソー
   スおよびドレイン電極金属として第２の被膜を被
   着し、前記マスクおよびマスク上に被着された第
   ２の被膜を除去せしめて、ゲート電極がソース電
   極に近接し、ドレイン電極とは離れて形成される
   ことを特徴とするシヨツトキ障壁ゲート型電界効
   果トランジスタにおける電極の形成方法。