JPS6242556A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6242556A JPS6242556A JP18217585A JP18217585A JPS6242556A JP S6242556 A JPS6242556 A JP S6242556A JP 18217585 A JP18217585 A JP 18217585A JP 18217585 A JP18217585 A JP 18217585A JP S6242556 A JPS6242556 A JP S6242556A
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置特に５ｉｌｉｃｏｎ ｏｎ Ｉｎ
５Ｊａｔｏｒ（以下、ＳＯＩと呼ぶ）の製造方法に関す
るものである。
５Ｊａｔｏｒ（以下、ＳＯＩと呼ぶ）の製造方法に関す
るものである。
従来の技術
従来のＳＯＩの製造方法を第２図を用いて簡単に述べる
。シリコン基板１の主表面に、酸素原子２を１ｏ α
程度表面よりやや深い位置にイオン注入する（第２図
ａ）。次に、適当な熱処理を施こすと第２図すに示すよ
うに、表面よりやや深い所にシリコン酸化膜３が形成さ
れ、表面は、シリコン層１ａが、わずかに保存される。
。シリコン基板１の主表面に、酸素原子２を１ｏ α
程度表面よりやや深い位置にイオン注入する（第２図
ａ）。次に、適当な熱処理を施こすと第２図すに示すよ
うに、表面よりやや深い所にシリコン酸化膜３が形成さ
れ、表面は、シリコン層１ａが、わずかに保存される。
そして、前記シリコン層１＆を種にして、エピタキシャ
ル層４を成長させる（第２図Ｃ）。次に、素子分離領域
５をシリコン酸化膜３に達する様に形成し、シリコン領
域４に、能動素子を形成するというものであった。
ル層４を成長させる（第２図Ｃ）。次に、素子分離領域
５をシリコン酸化膜３に達する様に形成し、シリコン領
域４に、能動素子を形成するというものであった。
発明が解決しようとする問題点
しかしながらこのような従来の構成では、工程が複雑で
コストが高くなるという問題点があった。
コストが高くなるという問題点があった。
本発明はこのような問題点を解決するもので、工程を簡
略化することを目的とするものである。
略化することを目的とするものである。
一
問題を解決するだめの手段
この問題点を解決するために本発明の半導体装置の製造
方法は、シリコン基板の主表面にイオン注入阻止膜を選
択的に形成し、酸素原子をイオン注入阻止膜を十分貫通
するエネルギーでイオン注入し、熱処理を行うことから
構成される装置作 用 この構成により、注入した酸素原子のうち、イオン注入
阻止膜を貫通したものはシリコン基板のイオン 表面に分布し−ガご百人阻止膜のない基板に直接注入さ
れたものは、シリコン基板の表面からかなり深い位置に
分布するため、後の熱処理によって形成されるシリコン
酸化膜は、分離領域をも同時に形成するようになるので
、能動領域が完全に絶縁分離される。
方法は、シリコン基板の主表面にイオン注入阻止膜を選
択的に形成し、酸素原子をイオン注入阻止膜を十分貫通
するエネルギーでイオン注入し、熱処理を行うことから
構成される装置作 用 この構成により、注入した酸素原子のうち、イオン注入
阻止膜を貫通したものはシリコン基板のイオン 表面に分布し−ガご百人阻止膜のない基板に直接注入さ
れたものは、シリコン基板の表面からかなり深い位置に
分布するため、後の熱処理によって形成されるシリコン
酸化膜は、分離領域をも同時に形成するようになるので
、能動領域が完全に絶縁分離される。
実施例
第１図は本発明の一実施例によって製造されるＳＯＩの
断面模式図であり、第１図において、１は、シリコン基
板、６は、イオン注入阻止膜、３ａ、３ｂは、シリコン
酸化膜である。以下に、第１図の構造のＳＯＩの製造方
法を述べる。
断面模式図であり、第１図において、１は、シリコン基
板、６は、イオン注入阻止膜、３ａ、３ｂは、シリコン
酸化膜である。以下に、第１図の構造のＳＯＩの製造方
法を述べる。
まず、シリコン基板１の表面に、厚さ１．５μｍのシリ
コン酸化膜を成長させ、選択的にエツチングを行なうこ
とによりイオン注入阻止膜６を形成する。次に、ＩＭｅ
Ｖの加速エネルギーで１０１８ｃｒｎ−２程度の酸素を
イオン注入する０すると、イオン注入阻止膜６のない領
域では、酸素原子は、表面からかなり深い３ａの位置に
分布し、一方イオン注入阻止膜６の存在する領域では、
表面近傍の３ｂの位置に分布するようになる。その後、
適当な熱処理を加えてやれば、３ａ、３ｂの場所にシリ
コン酸化膜が形成される。その結果、表面のシリコン領
域１＆は、シリコン酸化膜３ａ、３ｂで完全に絶縁分離
される。そして、酸素原子は、イオン注入阻止膜６を貫
通させるだけの高いエネルギーで注入されるため、イオ
ン注入阻止膜６の存在しない領域では、表面より深い位
置にシリコン酸化膜３とが形成されるため、能動領域と
なるシリコン領域１ａの厚さは０．５μｍぐらい得られ
、デバイスを形成する上で、従来例で行なっていたエピ
タキシャル成長を行なう必要がなくなる。また、素子分
離領域となるシリコン酸化膜３ｂは、シリコン領域１ａ
とほぼ平坦になるため、溝分離法などと比べると大幅な
工程短縮となる。
コン酸化膜を成長させ、選択的にエツチングを行なうこ
とによりイオン注入阻止膜６を形成する。次に、ＩＭｅ
Ｖの加速エネルギーで１０１８ｃｒｎ−２程度の酸素を
イオン注入する０すると、イオン注入阻止膜６のない領
域では、酸素原子は、表面からかなり深い３ａの位置に
分布し、一方イオン注入阻止膜６の存在する領域では、
表面近傍の３ｂの位置に分布するようになる。その後、
適当な熱処理を加えてやれば、３ａ、３ｂの場所にシリ
コン酸化膜が形成される。その結果、表面のシリコン領
域１＆は、シリコン酸化膜３ａ、３ｂで完全に絶縁分離
される。そして、酸素原子は、イオン注入阻止膜６を貫
通させるだけの高いエネルギーで注入されるため、イオ
ン注入阻止膜６の存在しない領域では、表面より深い位
置にシリコン酸化膜３とが形成されるため、能動領域と
なるシリコン領域１ａの厚さは０．５μｍぐらい得られ
、デバイスを形成する上で、従来例で行なっていたエピ
タキシャル成長を行なう必要がなくなる。また、素子分
離領域となるシリコン酸化膜３ｂは、シリコン領域１ａ
とほぼ平坦になるため、溝分離法などと比べると大幅な
工程短縮となる。
また、シリコン領域１ａの厚さはイオン注入阻止膜６の
材料および膜厚と注入エネルギーの組み合せを変えるこ
とで変えることができる。
材料および膜厚と注入エネルギーの組み合せを変えるこ
とで変えることができる。
なお、本実施例では、注入イオンは、酸素としたが、窒
素でもよく、その場合は、絶縁物は、シリコンナイトラ
イドとなり同様な効果が得られることは言うまでもない
。
素でもよく、その場合は、絶縁物は、シリコンナイトラ
イドとなり同様な効果が得られることは言うまでもない
。
発明の効果
以上のように本発明は、イオン注入阻止膜が選択的に形
成された半導体基板の表面に、半導体基板の構成原子と
絶縁物を形成する物質をイオン注入することにより、従
来法に比べ、エピタキシャル成長工程および素子分離工
程を省略でき、しかも、素子分離領域と能動領域が平坦
となるなどその実用的効果は犬なるものがある０
成された半導体基板の表面に、半導体基板の構成原子と
絶縁物を形成する物質をイオン注入することにより、従
来法に比べ、エピタキシャル成長工程および素子分離工
程を省略でき、しかも、素子分離領域と能動領域が平坦
となるなどその実用的効果は犬なるものがある０
第１図は本発明の一実施例により製造されたＳＯＩの断
面模式図、第２図は従来のＳＯＩの製造工程断面図であ
る。 １．４・・・・・・シリコン基板、１ａ・・・・・・シ
リコン領域、２・・・・・・イオン注入阻止膜、３ａ、
３ｂ、６・・・・・・シリコン酸化膜、４ａ・・・・・
・シリコン層、６・・・・・・酸素原子、７・・・・・
・エピタキシャル層、８・・・・・・分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 １−一−
シ９ル基稙６−−恢ン辻入７！Ｌ＋１：膜 ｆ−一゛ンリコン暮１遁 ５−一一分４ｇ９臀慝
面模式図、第２図は従来のＳＯＩの製造工程断面図であ
る。 １．４・・・・・・シリコン基板、１ａ・・・・・・シ
リコン領域、２・・・・・・イオン注入阻止膜、３ａ、
３ｂ、６・・・・・・シリコン酸化膜、４ａ・・・・・
・シリコン層、６・・・・・・酸素原子、７・・・・・
・エピタキシャル層、８・・・・・・分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 １−一−
シ９ル基稙６−−恢ン辻入７！Ｌ＋１：膜 ｆ−一゛ンリコン暮１遁 ５−一一分４ｇ９臀慝
Claims (1)
- 半導体基板の主表面にイオン注入阻止膜を選択的に形成
する工程と、前記半導体基板の主たる構成原子とで絶縁
物を形成する物質を、前記イオン注入阻止膜を十分貫通
するエネルギーで、イオン注入する工程と、半導体基板
の主たる構成原子とイオン注入原子を結合させる熱処理
工程とを有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18217585A JPS6242556A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18217585A JPS6242556A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6242556A true JPS6242556A (ja) | 1987-02-24 |
Family
ID=16113651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18217585A Pending JPS6242556A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242556A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935029A (ja) * | 1972-08-03 | 1974-04-01 | ||
| JPS5662333A (en) * | 1979-10-26 | 1981-05-28 | Toshiba Corp | Mos type semiconductor memory device and production thereof |
| JPS5745947A (en) * | 1980-09-03 | 1982-03-16 | Toshiba Corp | Mos type semiconductor integrated circuit |
| JPS59208851A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体装置とその製造法 |
| JPS61269329A (ja) * | 1985-05-23 | 1986-11-28 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1985
- 1985-08-20 JP JP18217585A patent/JPS6242556A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4935029A (ja) * | 1972-08-03 | 1974-04-01 | ||
| JPS5662333A (en) * | 1979-10-26 | 1981-05-28 | Toshiba Corp | Mos type semiconductor memory device and production thereof |
| JPS5745947A (en) * | 1980-09-03 | 1982-03-16 | Toshiba Corp | Mos type semiconductor integrated circuit |
| JPS59208851A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体装置とその製造法 |
| JPS61269329A (ja) * | 1985-05-23 | 1986-11-28 | Matsushita Electronics Corp | 半導体装置の製造方法 |
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