JPS61281713A - 波形整形回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は入力信号のレベル変化に応じてＩ！流出力を
オン・オフ制御する波形整形回路に関する。

［発明の技術的背景とその問題点］ 従来より、波形整形回路として第３図に示すような回路
がよく用いられる。この波形整形回路では、入力端子１
１はトランジスタＱ１のベースに接続される。そして、
このトランジスタＱ１と同特性のトランジスタＱ２のベ
ースには基準電圧源Ｅが接続される。これらのトランジ
スタＱ１　、　Ｑ２には共通接続されたエミッタに定電
流源ＩＯを介して電源電圧Ｖｃｃが供給されるようにな
されている。また、ｌ−ランジスタＱ１のコレクタは接
地され、トランジスタＱ２のコレクタはトランジスタＱ
３のコレクタに接続される。このトランジスタＱ３は、
コレクタ及びベース間を接続してダイオード接続され、
トランジスタＱ４と共にカレントミラー回路を構成する
もので、そのエミッタは抵抗Ｒ１を介して接地され、ベ
ースはトランジスタＱ４のベースに接続される。このト
ランジスタＱ４のエミッタは抵抗Ｒ２を介して接地され
、コレクタは電流出力端とされている。

すなわち、トランジスタＱ１　、Ｑ２によって入力電圧
ｖｉｎは基準電源Ｅの出力（比較電圧）Ｖｒと比較され
る。つまり、入力電圧Ｖｉｎが基準電圧Ｖｒより高いと
き、トランジスタＱ１がオフ、トランジスタＱ２がオン
となり、定電流源ｔｏからの電流がトランジスタＱ２を
介してトランジスタＱ３及び抵抗Ｒ１に流れるようにな
る。このときトランジスタＱ３に流れた電流はトランジ
スタＱ４にミラーされ、そのコレクタから ｉＨ舛１Ｏ−Ｒ１／Ｒ２ で近似される出力電流ｒ　ｏｕｔが得られる。逆に、入
力電圧Ｖｉｎが基準電圧■ｒより低いとき、トランジス
タＱ１がオン、トランジスタＱ２がオフとなるため、定
電流源ＩＯからの電流はトランジスタＱ１を介してアー
スＧＮＤに流れる。このため、トランジスタＱ３には電
流が流れず、トランジスタＱ４のコレクタから得られる
出力電流１ｏｕｔもｉ　Ｌ　＃Ｑで近似されるようにな
る。

ここで、上記抵抗Ｒ２の値を小さくして電流ｉＨの値を
大きくすると、トランジスタＱ４のベース電流が増えて
そのパラメータｈＦＥの影響を受は易くなる。そこで従
来では、第４図に示すように、第３図に示した回路のト
ランジスタＱ３及び抵抗Ｒ１をトランジスタＱ５　、Ｑ
６及び抵抗Ｒ３、Ｒ４よりなる帰還形回路に置換えてい
る。

すなわち、この波形整形回路は、トランジスタＱ２のコ
レクタをトランジスタＱ５のコレクタ及びトランジスタ
Ｑ６のベースに接続し、トランジスタＱ５のエミッタを
抵抗Ｒ３を介して接地し、そのベースをトランジスタＱ
４のベースに接続すると共にトランジスタＱ６のエミッ
タ及び−万端が接地された抵抗Ｒ４に接続し、さらにト
ランジスタＱ６のコレクタに電源電圧Ｖｃｃを供給する
ようにしたもので、トランジスタＱ２からの電流ＩＯが
トランジスタＱ５のコレクタ電流となるように帰還をか
ける方法を取っている。この場合、トランジスタＱ４は
トランジスタＱ６のエミッタ出力で駆動されるため、抵
抗Ｒ２の値を小さくしてもそのパラメータｈＦＥの影響
が非常に小さい。

このときの出力電流＋Ｏｔ＋ｔは ｉｎ舛１０−Ｒ３／Ｒ２ で与えられる。

ところで、波形整形回路は、出力電流ｉｏｔ＋ｔを電流
源電流として用いる場合、入力電圧Ｖｉｎが基準電圧ｙ
ｒより高いときの値＋Ｈと共に低いときの値ｉＬも重要
である。ところが、上記の波形整形回路ではトランジス
タの漏れ電流等によって完全には１Ｌ＝ｏとはならない
。特に、入力電圧Ｖｉｎｆｆｉ基準電圧Ｖｒより高い期
間に対して低い期間が非常に長い場合、例えばテレビジ
ョン信号のパーストゲートパルスを入力するような場合
では、ｉＬは約２０倍の影響力を持っており、さらには
ｉＨからｉＬへの過渡応答が遅い。

従来では、上記の問題を解決するために第５図に示すよ
うに構成したものもある。この波形整形回路は第４図に
示した回路にトランジスタＱ７７＆び抵抗Ｒ５を設け、
トランジスタＱ７のコレクタをトランジスタＱ６のベー
スに接続し、ベースをトランジスタＱ２の反転出力を持
つトランジスタＱ１のコレクタに接続すると共に抵抗Ｒ
５を介して接地し、エミッタを接地するようにしたもの
で、入力電圧Ｖｉｎが基準電圧■ｒより低い場合に発生
するトランジスタＱ２の漏れ電流をトランジスタＱ７を
介してアースＧＮＤに流すことができるので、このとき
の出力電流値ｉＬは完全にＯとなる。

ところが、これではトランジスタＱ１　、Ｑ２の切換動
作に対してトランジスタＱ１のオンからオフへの切換動
作に遅れが生じるため、出力電流ｒ　ｏｕｔのＩＩ、か
らｉＨへの応答が遅くなってしまう。これを少しでも速
くするために抵抗Ｒ５が付加されているが、充分ではな
いのが現状である。

し発明の目的］ この発明は上記のような問題を改善するためになされた
もので、出力電流値を正確に設定することができ、応答
速度の速い波形整形回路を提供することを目的とする。

［発明の概要〕 すなわち、この発明に係る波形整形回路は、第１の電流
路に、入力電圧が比較電圧より高い第１の状態でオン状
態となってＮ流を流し、入力電圧が比較電圧より低い第
２の状態でオフ状態となる第１のスイッチング素子を介
在させ、前記第１の電流路から分岐される第２の電流路
に、前記第１の状態でオフ状態となり、前記第２の状態
でオン状態となって電流を流す第２のスイッチング素子
を介在させ、前記第２の電流路に流れる電流量を検出し
、その検出量に応じて出力電流量を変化させるカレント
ミラー回路を設け、前記第２の状態から前記第１の状態
に切替わるとき前記カレントミラー回路の応答速度を速
くする手段を設け、前記第２のスイッチング素子及び前
記カレントミラー回路間と基準電位点とを結ぶ第３の電
流路に、前記第１の電流路に流れる電流によってオン状
態となる第３のスイッチング素子を介在させて、前記第
２の電流路に流れる第２のスイッチング素子の漏れ電流
を基準電位へ流すようにし、前記第３の電流路にダイオ
ード素子を介在させて、前記第３のスイッチング素子が
オン状態であるとき前記第２のスイッチング素子及び前
記カレントミラー回路間の電位を高くするようにしたこ
とを特徴とするものである。

［発明の実施例］ 以下、第１図及び第２図を参照してこの発明の一実施例
を詳細に説明する。但し、第１図において、第５図と同
一部分には同一符号を付して示し、ここでは異なる部分
についてのみ述べる。

第１図はその構成を示すもので、第５図に示した回路の
トランジスタＱ２のコレクタ及びトランジスタＱ７のコ
レクタ間にダイオードＤを順方向に介在させたものであ
る。

すなわち、この波形整形回路では、入力電圧Ｖｉｎが基
準電圧Ｖｒより高いとき、トランジスタＱ１がオフ状態
、トランジスタＱ２がオン状態であるため、トランジス
タＱ１のコレクタ出力をベース入力とするトランジスタ
Ｑ１はオフ状態であり、電流ＩＯはトランジスタＱ２を
通ってトランジスタＱ５のコレクタ電流となっている。

このとき、トランジスタＱ５　、Ｑ６及び抵抗Ｒ３，Ｒ
４には帰還がかかつている。つまり、トランジスタＱ５
のコレクタ電流が電流源出力ＩＯより低下するとそのコ
レクタ電位が下がり、さらにトランジスタＱ６及び抵抗
Ｒ４よりなるエミッタフォロワを介してトランジスタＱ
５のベース電位が上がって上記コレクタ電流を増大させ
、これによってパラメータｈＰＥによる変動を抑制して
いる。

このときのトランジスタＱ６のエミッタ電位はＶ、＋＋
Ｒ３・ＩＯ（ＶＪはトランジスタＱ６のベース・エミッ
タ接合電圧で、ここでは説明を簡単にするためにトラン
ジスタＱ４　、Ｑ５　、Ｑ７もそれに等しいものとする
）となり、これがトランジスタＱ４のベースに加わるた
め、出力電流ｒ　ｏｕｔの値ｉＨは ＋　Ｈ”Ｆ　（０−Ｒ３／　Ｒ２ で与えられる。この値はトランジスタＱ４のような電流
源を複数個並列に接続するような場合でもほとんど影響
しない。

次に、上記入力電圧Ｖｉｎが低下して基準電圧ｖｒより
低くなると、トランジスタＱ１がオン状態、Ｑ２がオフ
状態となり、電流ＩＯはトランジスタＱ１を通ってアー
スＧＮＤに流れるが、このときトランジスタＱ７は飽和
してオン状態となる。

このため、トランジスタＱ２に発生する漏れ電流やトラ
ンジスタＱ６のベースに蓄積された電荷はダイオードＤ
及びトランジスタＱ７を介してアースＧＮＤへ流れる。

これによって出力１１ｉｏｕｔはＩＨの値から直ちにｉ
（−一〇となる。

そして、上記入力電圧Ｖｉｎが再び基準電圧■ｒより＾
くなると、トランジスタＱ１がオフ状態、Ｑ２がオン状
態となって、電ＰＥ１０がトランジスタＱ２を介してト
ランジスタＱ５のコレクタへ流れるが、トランジスタＱ
７の電荷蓄積効果によってトランジスタＱ７のオンから
オフへの切換が遅れることになる。このトランジスタＱ
７のスイッチング遅れ期間において、電流ＩＯはダイオ
ードＤを介してトランジスタＱ７のコレクタに流れてい
る。このとき、ダイオードＤの電圧降下ＶＪにより、ト
ランジスタＱ６のベース電位は約ＶＪまで上昇している
ため、トランジスタＱ６はすでに能動状態となっている
。したがって、トランジスタＱ７がオフ状態となってか
らトランジスタＱ６のベース電位が定常状態の２ＶＪ　
＋Ｒ３・１０に達するまでの時間は従来の約１／２に短
縮することができる。

第２図は、従来の波形整形回路とこの発明に係る波形整
形回路との各応答波形を比較したもので、（ａ）図は入
力電圧Ｖｉｎの波形、（ｂ）図１；Ｌ（ａ）図の入力電
圧■ｉｎに対する応答波形を示しており、（ｂ）図中ａ
は第４図に示した回路の応答波形、ｂは第５図に示した
回路の応答波形、Ｃは第１図に示した回路の応答波形で
ある。

したがって、上記のように構成した波形整形回路は、第
２図から明らかなように、ダイオード１個を設けるだけ
で、出力電流ｉ　ｏｕｔのＩＨから１Ｌ＝ｏへの立下が
りをより一層速くすることができ、またトランジスタＱ
７を付加することによって生じる立上がりの遅れを１／
２以下におさえることができる。

［発明の効果］ 以上詳述したようにこの発明によれば、出力電流値を正
確に設定することができ、応答速度の速い波形整形回路
を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る波形整形回路の一実施例を示す
回路構成図、第２図は同実施例の入力応答波形を従来の
ものと比較して示す波形図、第３図乃至第５図はそれぞ
れ従来の波形整形回路の構成を示す回路図である。 ０１〜Ｑ７・・・トランジスタ、Ｒ１−Ｒ６・・・抵抗
、Ｅ・・・基準電圧源、■０・・・定電圧源、Ｄ・・・
ダイオード、ｖｉｎ・・・入力電圧、Ｖｒ・・・基準（
比較）電圧。 出願人代理人　　弁理士　鈴江武彦 第１図 第２図

Claims (1)

1. 【特許請求の範囲】 第１の電流路に介在され、入力電圧が比較電圧より高い
   第１の状態でオン状態となつて電流を流し、入力電圧が
   比較電圧より低い第２の状態でオフ状態となる第１のス
   イッチング素子と、 前記第１の電流路から分岐される第２の電流路に介在さ
   れ、前記第１の状態でオフ状態となり、前記第２の状態
   でオン状態となつて電流を流す第２のスイッチング素子
   と、 前記第２の電流路に流れる電流量を検出し、その検出量
   に応じて出力電流量を変化させるカレントミラー回路と
   、 前記第２の状態から前記第１の状態に切替わるとき前記
   カレントミラー回路の応答速度を速くする手段と、 前記第２のスイッチング素子及び前記カレントミラー回
   路間と基準電位点とを結ぶ第３の電流路に介在され、前
   記第１の電流路に流れる電流によつてオン状態となつて
   前記第２の電流路に流れる第２のスイッチング素子の漏
   れ電流を基準電位へ流す第３のスイッチング素子と、 前記第３の電流路に介在され、前記第３のスイッチング
   素子がオン状態であるとき前記第２のスイッチング素子
   及び前記カレントミラー回路間の電位を高くするダイオ
   ード素子とを具備したことを特徴とする波形整形回路。