JPS61297152A - 出力制御方法 - Google Patents
出力制御方法Info
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- JPS61297152A JPS61297152A JP60138979A JP13897985A JPS61297152A JP S61297152 A JPS61297152 A JP S61297152A JP 60138979 A JP60138979 A JP 60138979A JP 13897985 A JP13897985 A JP 13897985A JP S61297152 A JPS61297152 A JP S61297152A
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- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
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- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K2215/00—Arrangements for producing a permanent visual presentation of the output data
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- G06K2215/0062—Handling the output data combining generic and host data, e.g. filling a raster
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｅ産業上の利用分野］
本発明はデータ変換回路に関し、特にテジタルデータを
所望のビット数シフトして出力するようにしたデータ変
換回路に関するものである。
所望のビット数シフトして出力するようにしたデータ変
換回路に関するものである。
［開示の概要］
データ変換回路に関し、特にテジタルデータを所望のビ
ット数シフトして出力するようにしたデータ変換回路に
おいて、アドレス情報と該アドレス情報に対応するデー
タを入力して記憶する記憶手段と、前記データのシフト
量を指示する指示手段とを備えたデータ変換回路であっ
て、前記指示手段の指示領分、前記データをシフトして
前記記憶手段に格納するようにして、データのシフトを
目動的に行いメモリに格納するデータ変換回路の技術を
開示するものである。
ット数シフトして出力するようにしたデータ変換回路に
おいて、アドレス情報と該アドレス情報に対応するデー
タを入力して記憶する記憶手段と、前記データのシフト
量を指示する指示手段とを備えたデータ変換回路であっ
て、前記指示手段の指示領分、前記データをシフトして
前記記憶手段に格納するようにして、データのシフトを
目動的に行いメモリに格納するデータ変換回路の技術を
開示するものである。
［従来の技術」
従来、例えば文章情報等をビットイメージで出力する方
式のプリンタにおいては、」−記文章情報の文字コード
に応じた文字パターンデータを、一旦内部の画像メモリ
上にビットイメージで展開してから出力している。その
ようなプリンタの画像メモリは、ＣＰＵのテークパス等
に対応して一般に４ないし８ビット単位で読み出し、又
は書き込みが行われているが、前記文字パターンテーク
は８×１０ビツトや１４Ｘ１８ビツト、２４Ｘ２４ビツ
ト等さまざまであり、これを前記画像メモリーＬに所定
の文字間隔等で展開するためには、前記画像メモリのア
ドレスに応じて前記文字パターンデータをビット単位で
シフトする必要がある。
式のプリンタにおいては、」−記文章情報の文字コード
に応じた文字パターンデータを、一旦内部の画像メモリ
上にビットイメージで展開してから出力している。その
ようなプリンタの画像メモリは、ＣＰＵのテークパス等
に対応して一般に４ないし８ビット単位で読み出し、又
は書き込みが行われているが、前記文字パターンテーク
は８×１０ビツトや１４Ｘ１８ビツト、２４Ｘ２４ビツ
ト等さまざまであり、これを前記画像メモリーＬに所定
の文字間隔等で展開するためには、前記画像メモリのア
ドレスに応じて前記文字パターンデータをビット単位で
シフトする必要がある。
これを実現するため、従来はＣＰＵ内のレジスタでビッ
ト単位でシフトし、然る後４ビツトなり８ビツトなりの
単位で画像メモリに書き込んだり、あるいはＣＰＵと画
像メモリの間に超高速のシフト回路を用意し、それによ
って文字パターンテークのシフトを行った後、画像メモ
リに書き込むという方法がとられているが、前者は特に
レーザービームプリンタのような高速のプリンタでは処
理速度が間に合わないという問題があり、後者は各文字
パターン毎にシフト（［が異なる場合に、いちいちＣＰ
Ｕから超高速シフト回路にシフト１ｍを指定し直さなけ
ればならず、超高速シフト回路の高速性を十分に生かせ
ないという欠点があった。
ト単位でシフトし、然る後４ビツトなり８ビツトなりの
単位で画像メモリに書き込んだり、あるいはＣＰＵと画
像メモリの間に超高速のシフト回路を用意し、それによ
って文字パターンテークのシフトを行った後、画像メモ
リに書き込むという方法がとられているが、前者は特に
レーザービームプリンタのような高速のプリンタでは処
理速度が間に合わないという問題があり、後者は各文字
パターン毎にシフト（［が異なる場合に、いちいちＣＰ
Ｕから超高速シフト回路にシフト１ｍを指定し直さなけ
ればならず、超高速シフト回路の高速性を十分に生かせ
ないという欠点があった。
［発明が解決しようとする問題点」
本発明は上述従来例の欠点に鑑みなされたもので、テー
クのシフトを目動的に行いメモリに格納するデータ変換
回路を提供することを目的とする。
クのシフトを目動的に行いメモリに格納するデータ変換
回路を提供することを目的とする。
［問題点を解決するための手段］
この問題を解決するための一手段として、例えば第１図
に示す実施例のデータ変換回路は、記憶手段としてのＲ
ＡＭ１１８と、指示手段としての文字間ピッチレジスタ
１０３とを備える。
に示す実施例のデータ変換回路は、記憶手段としてのＲ
ＡＭ１１８と、指示手段としての文字間ピッチレジスタ
１０３とを備える。
［作用］
かかる第１図の構成において、データラッチ１０２にラ
ッチされた文字パターンデータと、文字間ピッチレジス
タ１０３の指示値をＲＯＭｌｌ０のアドレスとし、ＲＯ
ＭＩ Ｉ Ｏより読み…された前記文字パターンデータ
のシフト値を、アドレスラッチ１１３にラッチされたＲ
ＡＭ１１８のアドレスに書き込む。
ッチされた文字パターンデータと、文字間ピッチレジス
タ１０３の指示値をＲＯＭｌｌ０のアドレスとし、ＲＯ
ＭＩ Ｉ Ｏより読み…された前記文字パターンデータ
のシフト値を、アドレスラッチ１１３にラッチされたＲ
ＡＭ１１８のアドレスに書き込む。
［実施例］
以下、添付図面に従って本発明の実施例を詳細に説明す
る。
る。
１テ一タ変換回路構成（５３１図）（第２図）」第１図
は本発明の一実施例である文字パターンのデータ変換回
路を示したもので、矢印は信号又は情報を示し、矢印の
途中に斜線と共に記された数字はその信号又は情報が何
ビットで構成されているかを示している。
は本発明の一実施例である文字パターンのデータ変換回
路を示したもので、矢印は信号又は情報を示し、矢印の
途中に斜線と共に記された数字はその信号又は情報が何
ビットで構成されているかを示している。
１０１は図示しないテーク発生回路より送られてくる例
えば文字パターンテークで８ビツトで構成されている。
えば文字パターンテークで８ビツトで構成されている。
１０２は文字パターンテークｌＯ１をラッチ信号１２６
によりラッチするラッチ回路、１０３は文字間のピッチ
データを記憶する文字間ピッチレジスタで、このレジス
タ１０３の値が文字パターンデータ１０１のシフト量を
決定する。
によりラッチするラッチ回路、１０３は文字間のピッチ
データを記憶する文字間ピッチレジスタで、このレジス
タ１０３の値が文字パターンデータ１０１のシフト量を
決定する。
１０４は文字間ピッチレジスタ１０３とレジスタ１０５
の出力を加算して出力する３ビツトの加算器、１０５は
加算器１０４の出力をラッチ信号１０７の立上りでラッ
チし、クリア信号１０９によりクリアされるレジスタ、
１０６は主制御部でマイクロコンピュータなどのＣＰＵ
及びＲＯＭ。
の出力を加算して出力する３ビツトの加算器、１０５は
加算器１０４の出力をラッチ信号１０７の立上りでラッ
チし、クリア信号１０９によりクリアされるレジスタ、
１０６は主制御部でマイクロコンピュータなどのＣＰＵ
及びＲＯＭ。
ＲＡＭ部（１０６−１〜３）を含む。
１１０はＲＯＭでレジスタ１０５よりの信号１１１と、
データラッチ１０２よりの信号１１２と、主制御部１０
６よりの信号１２１とをアドレス信号としてデータ１２
０を出力する。１１３はホストコンピュータ等よりのア
ドレス情報１１４をラッチ信号１２６によりラッチする
アドレスラッチ、１１６はアドレスチッチ１１３の出力
と主制御部１０６よりの信号１１７とを加算する加算器
、１１８はＲＡＭで主制御部１０６よりの書き込み信号
１１９により、ＯＲ回路１２２の出力を加算器１１６の
出力で示されるアドレスに書き込む。
データラッチ１０２よりの信号１１２と、主制御部１０
６よりの信号１２１とをアドレス信号としてデータ１２
０を出力する。１１３はホストコンピュータ等よりのア
ドレス情報１１４をラッチ信号１２６によりラッチする
アドレスラッチ、１１６はアドレスチッチ１１３の出力
と主制御部１０６よりの信号１１７とを加算する加算器
、１１８はＲＡＭで主制御部１０６よりの書き込み信号
１１９により、ＯＲ回路１２２の出力を加算器１１６の
出力で示されるアドレスに書き込む。
１２３はＲＡＭ１１８の出力データを主制御部１０６よ
りのラッチ信号１２４によりラッチするデータラッチ回
路、１２５はラッチ信号１２Ｂよりラッチされ、データ
１０１がデータラッチ１０２にラッチされたことを、主
制御部１０６に伝えるＤタイプのブリップフロップであ
る。
りのラッチ信号１２４によりラッチするデータラッチ回
路、１２５はラッチ信号１２Ｂよりラッチされ、データ
１０１がデータラッチ１０２にラッチされたことを、主
制御部１０６に伝えるＤタイプのブリップフロップであ
る。
第２図はＲＯＭｌｌ０の内容を示した図で、レジスタ１
０５よりの３ビット八８〜ＡＩＯ信号１１１と主制御部
１０６よりの信号１２１と、データラッチ１０２よりの
８ビツトデータＡＯＮＡ７１１２をアドレスとした時に
、ＲＯＭｌｌ０より出力されるデータ１２０の内容を表
わしている。
０５よりの３ビット八８〜ＡＩＯ信号１１１と主制御部
１０６よりの信号１２１と、データラッチ１０２よりの
８ビツトデータＡＯＮＡ７１１２をアドレスとした時に
、ＲＯＭｌｌ０より出力されるデータ１２０の内容を表
わしている。
Ｌ文字パターンのシフト例（第３図（ａ）〜（ｃ）
） Ｊ 第３図（ａ）は８×ｌＯビツトの文字パターンを示し、
第３図（ｂ）は本図（ａ）で表わされる文字パターンを
文字間ピッチ２で印字用紙上に印字した場合の図で、第
３図（Ｃ）は第３図（ｂ）に示すライン３０の印字デー
タ（ビットイメージ）とアドレスとの関係を示す図で、
３１．３２は文字”Ａ″′のデータ、３３は文字” Ｆ
”のデータ、３４は文字“Ｄ ”のライン３０上のデ
ータである。
） Ｊ 第３図（ａ）は８×ｌＯビツトの文字パターンを示し、
第３図（ｂ）は本図（ａ）で表わされる文字パターンを
文字間ピッチ２で印字用紙上に印字した場合の図で、第
３図（Ｃ）は第３図（ｂ）に示すライン３０の印字デー
タ（ビットイメージ）とアドレスとの関係を示す図で、
３１．３２は文字”Ａ″′のデータ、３３は文字” Ｆ
”のデータ、３４は文字“Ｄ ”のライン３０上のデ
ータである。
［回路動作説明（第１図）〜（第４図）］以下第１図〜
第４図をもとに、第３図（ｂ）。
第４図をもとに、第３図（ｂ）。
（ｃ）の如く変換する場合について説明する。
この場合文字間ピッチレジスター０３にはあらかじめ２
（０１０）がセットされていて、レジスタ１０５は主
制御部１０６よりのクリア信号１０９によりあらかじめ
クリアされていて、またＲＡＭ１１８もすべてクリアさ
れているものとする。
（０１０）がセットされていて、レジスタ１０５は主
制御部１０６よりのクリア信号１０９によりあらかじめ
クリアされていて、またＲＡＭ１１８もすべてクリアさ
れているものとする。
まずＲＡＭＩ １２に書き込むためのデータ１０１とア
ドレスデータ１１４が外部より与えられ、次に書き込み
パルスであるラッチ信号１２６が４えられると（このと
きアドレスデータ１１４はｎでデータ１０１は第３図（
Ｃ） （７） ”０００１１０００°”である。）Ｄフ
リップフロップのＱ出力１２７がＨＩＧＨレベルとなり
主制御部１０６にデータが送られてきたことを知らせる
（第４図Ｔ１タイミング）。
ドレスデータ１１４が外部より与えられ、次に書き込み
パルスであるラッチ信号１２６が４えられると（このと
きアドレスデータ１１４はｎでデータ１０１は第３図（
Ｃ） （７） ”０００１１０００°”である。）Ｄフ
リップフロップのＱ出力１２７がＨＩＧＨレベルとなり
主制御部１０６にデータが送られてきたことを知らせる
（第４図Ｔ１タイミング）。
このとき主制御部１０６は信号１１７，１２１をともに
ＬＯＷレベルにして、レジスタ１０５をクリアしている
ため、レジスタ１０５の出力データｌｌｌはＯであり、
ＲＯＭＩ １０の出力データ１２０はデータ１１２と同
じ°’０００１１０００”となっている。このデータは
第４図Ｔ２のタイミングで書き込み信号１１９よりＲＡ
Ｍ１１８のｎ番地に書き込まれる。
ＬＯＷレベルにして、レジスタ１０５をクリアしている
ため、レジスタ１０５の出力データｌｌｌはＯであり、
ＲＯＭＩ １０の出力データ１２０はデータ１１２と同
じ°’０００１１０００”となっている。このデータは
第４図Ｔ２のタイミングで書き込み信号１１９よりＲＡ
Ｍ１１８のｎ番地に書き込まれる。
つづいて主制御部１０６は加算器１０４の出力を、レジ
スタ１０５にラッチすべくラッチ信号１０７を出力する
。これによりレジスタ１０５の出力データ１１１が’０
１０”となり同時にＤフリップフロップ１２５がクリア
され、信号１２７がＬＯＷレベルになる（Ｔ３タイミン
グ）。
スタ１０５にラッチすべくラッチ信号１０７を出力する
。これによりレジスタ１０５の出力データ１１１が’０
１０”となり同時にＤフリップフロップ１２５がクリア
され、信号１２７がＬＯＷレベルになる（Ｔ３タイミン
グ）。
次にアドレスデータ１１４がｎ＋１番地、データ１０１
が’０００１１０００’”が前と同様に入力されると（
Ｔ４タイミング）、ＲＯＭｌｌ０のアドレスは” ００
１００００１１０００”となり、その出力データ１２０
は’０００００１１０”となる（第２図参照）。Ｒ−Ａ
Ｍ１１８のｎ＋１番地のデータは０であるから、このデ
ータをラッチ信号１２４によりデータラッチ１２３にラ
ッチすると、ＯＲ回路１２２の出力データ１０８は出力
データ１２０に等しくなり（Ｔａタイミング）、つぎの
書き込み信号１１９によってｎ＋１番地に’０００００
１１０”が書き込まれる（Ｔａタイミング）。
が’０００１１０００’”が前と同様に入力されると（
Ｔ４タイミング）、ＲＯＭｌｌ０のアドレスは” ００
１００００１１０００”となり、その出力データ１２０
は’０００００１１０”となる（第２図参照）。Ｒ−Ａ
Ｍ１１８のｎ＋１番地のデータは０であるから、このデ
ータをラッチ信号１２４によりデータラッチ１２３にラ
ッチすると、ＯＲ回路１２２の出力データ１０８は出力
データ１２０に等しくなり（Ｔａタイミング）、つぎの
書き込み信号１１９によってｎ＋１番地に’０００００
１１０”が書き込まれる（Ｔａタイミング）。
つぎに信号１１７、信号１２１を）ＩＩＧＨレベルにす
るとＲＡＭ１１８のアドレス１１５はｎ＋２番地となる
（ Ｔ ７タイミング）。この状態でラッチ信号１２４
を出力すると、データラッチ１２３にはＲＡＭ１１８の
ｎ＋２番地の内容、即ちＯがラッチされ、一方ＲＯＭＩ
１０のアドレスは” １０１００００１１０００’”
となりＲＯＭｌｌ０の出力データ１２０は°’ ｏｏｏ
ｏｏｏｏｏ’”となる（Ｔａタイミング）。この後書き
込み信号１１９によりＲＡＭｌ１８のｎ＋２番地に０が
書き込まれる（Ｔｅタイミング）。
るとＲＡＭ１１８のアドレス１１５はｎ＋２番地となる
（ Ｔ ７タイミング）。この状態でラッチ信号１２４
を出力すると、データラッチ１２３にはＲＡＭ１１８の
ｎ＋２番地の内容、即ちＯがラッチされ、一方ＲＯＭＩ
１０のアドレスは” １０１００００１１０００’”
となりＲＯＭｌｌ０の出力データ１２０は°’ ｏｏｏ
ｏｏｏｏｏ’”となる（Ｔａタイミング）。この後書き
込み信号１１９によりＲＡＭｌ１８のｎ＋２番地に０が
書き込まれる（Ｔｅタイミング）。
主制御部１０６は信号１２７を出力してレジスタ１０５
のラッチと、Ｄフリップフロップ１２５のクリアを行う
と、レジスタ１０５の出力１１１は°’１００ ”
（０１０＋０１０＝１００ ）となる（Ｔｕｏタイミン
グ）。またこのときほぼ同時に信号１１７゜１２１を共
にＬＯＷレベルにする。
のラッチと、Ｄフリップフロップ１２５のクリアを行う
と、レジスタ１０５の出力１１１は°’１００ ”
（０１０＋０１０＝１００ ）となる（Ｔｕｏタイミン
グ）。またこのときほぼ同時に信号１１７゜１２１を共
にＬＯＷレベルにする。
つづいてアドレス１１４がｎ＋２番地、データ１０１が
°’ ＋１１１１１１１°′として送られてくると（Ｔ
１１タイミング）、ＲＯＭｌｌ０のアドレスは” ０１
００１１１１１１１１”となるため、出力データ１２０
は’００００１１１１”となり、ＲＡＭ１１８のｎ＋２
番地には°’００００１１１１″”が書き込まれる。こ
の後、信号１１７と１２１をＨＩＧＩ（レベルにしてＲ
ＡＭ１１８のｎ＋３番地をデータラッチ１２３に読み出
すとともに、ＲＯＭ１２０のアドレスを°’１１００１
１１１１１１１”にすることにより出力データ１２０は
” １１１１００００”になるため、書き込み信号１１
９によりＲＡＭ１１８のアドレスｎ＋３番地には’１１
１１００００’”が書き込まれる（Ｔ１２タイミング）
。
°’ ＋１１１１１１１°′として送られてくると（Ｔ
１１タイミング）、ＲＯＭｌｌ０のアドレスは” ０１
００１１１１１１１１”となるため、出力データ１２０
は’００００１１１１”となり、ＲＡＭ１１８のｎ＋２
番地には°’００００１１１１″”が書き込まれる。こ
の後、信号１１７と１２１をＨＩＧＩ（レベルにしてＲ
ＡＭ１１８のｎ＋３番地をデータラッチ１２３に読み出
すとともに、ＲＯＭ１２０のアドレスを°’１１００１
１１１１１１１”にすることにより出力データ１２０は
” １１１１００００”になるため、書き込み信号１１
９によりＲＡＭ１１８のアドレスｎ＋３番地には’１１
１１００００’”が書き込まれる（Ｔ１２タイミング）
。
以下前述の動作を繰り返して、例えば次に第３図（ｂ）
、（Ｃ）の文字゛Ｄ′′の文字パターン３４がｎ＋３番
地のアドレスで送られてくると、ＲＡＭ１１８のアドレ
スｎ＋３番地にはデータラッチ１２３の出力” １１１
１００００”とデータ１２０の”００００００１１″′
とがＯＲ回路１２２により論理和がとられて格納ぎれる
。
、（Ｃ）の文字゛Ｄ′′の文字パターン３４がｎ＋３番
地のアドレスで送られてくると、ＲＡＭ１１８のアドレ
スｎ＋３番地にはデータラッチ１２３の出力” １１１
１００００”とデータ１２０の”００００００１１″′
とがＯＲ回路１２２により論理和がとられて格納ぎれる
。
［主制御部の動作手順（第１図）（第５図）］第５図は
主制御部１０６のＲＯＭ部１０６−２に格納された制御
手順を説明するフローチャートである。
主制御部１０６のＲＯＭ部１０６−２に格納された制御
手順を説明するフローチャートである。
まずステップＳｌにおいてレジスタ１０５をりリアする
とともに、信号１１７，１２１をＬＯＷレベルにしてお
く。ステップＳ２では外部よりアドレスデータ１１４と
データ１０１が送られてきたかどうかを、Ｄフリップフ
ロップ１２５のＱ出力１２７によって検出する。データ
が送られてくるとステップＳ３に進み、データラッチ１
２３にラッチ信号１２４を出力して、現在のアドレスｌ
１５の示す番地の内容をＯＲ回路１２２に出力する。
とともに、信号１１７，１２１をＬＯＷレベルにしてお
く。ステップＳ２では外部よりアドレスデータ１１４と
データ１０１が送られてきたかどうかを、Ｄフリップフ
ロップ１２５のＱ出力１２７によって検出する。データ
が送られてくるとステップＳ３に進み、データラッチ１
２３にラッチ信号１２４を出力して、現在のアドレスｌ
１５の示す番地の内容をＯＲ回路１２２に出力する。
ステップＳ４ではＲＡＭ１１Ｂにデータ１２Ｂを書き込
むべく、書き込み信号１１９を出力する。その後ステッ
プＳ５で信号１１７，１２１をＨＩＧＨレベルにして、
ＲＡＭ１１８のアドレスを＋１し、かつＲＯＭ１２０の
出力データ１２０を切り換える。
むべく、書き込み信号１１９を出力する。その後ステッ
プＳ５で信号１１７，１２１をＨＩＧＨレベルにして、
ＲＡＭ１１８のアドレスを＋１し、かつＲＯＭ１２０の
出力データ１２０を切り換える。
ステップＳ６ 、Ｓ７はステップＳ３ 、Ｓ４と同様に
データラッチ１２３にＲＡＭ１１８の内容をラッチし、
ＯＲ回路１２２によってデータ１２０と論理和をとった
データ１２８を書き込む。ステップＳ８では信号１２１
．１１７を再びＬＯＷにして、ステップＳ９でＤフリッ
プフロップをクリアし、レジスタ１０５に文字間ピッチ
レジスタｌＯ３の値を加えてラッチする。
データラッチ１２３にＲＡＭ１１８の内容をラッチし、
ＯＲ回路１２２によってデータ１２０と論理和をとった
データ１２８を書き込む。ステップＳ８では信号１２１
．１１７を再びＬＯＷにして、ステップＳ９でＤフリッ
プフロップをクリアし、レジスタ１０５に文字間ピッチ
レジスタｌＯ３の値を加えてラッチする。
尚本実施例では文字間ピッチを３ビツト、データ１０１
を８ビツト、アドレス情報１１Ｂを１６ビツトとして説
明したが、他のビット数についても実施可能であること
はいうまでもない。
を８ビツト、アドレス情報１１Ｂを１６ビツトとして説
明したが、他のビット数についても実施可能であること
はいうまでもない。
また主制御部１０６はＣＰＵにて構成するように説明し
たが、ハードウェア回路にて実現しても良い。またシフ
ト数を決定する文字間ピッチはメモリでなくテジタルス
イッチ等によって指子するようにもできる。
たが、ハードウェア回路にて実現しても良い。またシフ
ト数を決定する文字間ピッチはメモリでなくテジタルス
イッチ等によって指子するようにもできる。
［発明の効果」
以上述べた如く本発明によれば、シフト数をあらかじめ
設定しておくことにより、通常のデータ入力でデータの
シフトが実現できるため、データの処理速度が著しく向
上したデータ変換回路を提供できるという効果がある。
設定しておくことにより、通常のデータ入力でデータの
シフトが実現できるため、データの処理速度が著しく向
上したデータ変換回路を提供できるという効果がある。
第１図は本発明の一実施例を示す回路ブロック図、
第２図はデータ変換ＲＯＭの内容を示す図、第３図（ａ
）は８×１０の文字パターンの一例を示す図、 第３図（ｂ）は２ビツト間゛隔で印字した印字例を示す
図、 第３図（Ｃ）は第３図（ｂ）の印字を実行したときのメ
モリ構成図、 第４図は本実施例のタイミングチャート、第５図は主制
御部の動作フローチャートである。 図中、ｌｏｔ・・・データ信号、１０２，１２３・・・
データラッチ、１０３・・・文字間ピッチレジスタ、１
０４．１１６・・・加算器、１０６・・・主制御部、ｌ
ｉｏ・・・ＲＯＭ、１１３・・・アドレスラッチ、１１
４・・・アドレスデータ、１１８・・・ＲＡＭ、１２２
・・、ＯＲ回路、１２５・・・Ｄフリップフロップであ
る。
）は８×１０の文字パターンの一例を示す図、 第３図（ｂ）は２ビツト間゛隔で印字した印字例を示す
図、 第３図（Ｃ）は第３図（ｂ）の印字を実行したときのメ
モリ構成図、 第４図は本実施例のタイミングチャート、第５図は主制
御部の動作フローチャートである。 図中、ｌｏｔ・・・データ信号、１０２，１２３・・・
データラッチ、１０３・・・文字間ピッチレジスタ、１
０４．１１６・・・加算器、１０６・・・主制御部、ｌ
ｉｏ・・・ＲＯＭ、１１３・・・アドレスラッチ、１１
４・・・アドレスデータ、１１８・・・ＲＡＭ、１２２
・・、ＯＲ回路、１２５・・・Ｄフリップフロップであ
る。
Claims (2)
- （１）アドレス情報と該アドレス情報に対応するデータ
を入力して記憶する記憶手段と、前記データのシフト量
を指示する指示手段とを備えたデータ変換回路であつて
、前記指示手段の指示値分、前記データをシフトして前
記記憶手段に格納するようにしたことを特徴とするデー
タ変換回路。 - （２）文字パターンを入力し、指示手段によって指示さ
れた文字間隔のビットイメージデータを作成することを
特徴とする特許請求の範囲第１項記載のデータ変換回路
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138979A JPH0751366B2 (ja) | 1985-06-27 | 1985-06-27 | 出力制御方法 |
| DE19863621426 DE3621426A1 (de) | 1985-06-27 | 1986-06-26 | Binaerdaten-prozessor |
| US08/141,706 US5579465A (en) | 1985-06-27 | 1993-10-27 | Shifted character pattern data processor |
| US08/471,880 US5588101A (en) | 1985-06-27 | 1995-06-07 | Bit data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138979A JPH0751366B2 (ja) | 1985-06-27 | 1985-06-27 | 出力制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61297152A true JPS61297152A (ja) | 1986-12-27 |
| JPH0751366B2 JPH0751366B2 (ja) | 1995-06-05 |
Family
ID=15234640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60138979A Expired - Lifetime JPH0751366B2 (ja) | 1985-06-27 | 1985-06-27 | 出力制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5579465A (ja) |
| JP (1) | JPH0751366B2 (ja) |
| DE (1) | DE3621426A1 (ja) |
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1993
- 1993-10-27 US US08/141,706 patent/US5579465A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5588101A (en) | 1996-12-24 |
| JPH0751366B2 (ja) | 1995-06-05 |
| US5579465A (en) | 1996-11-26 |
| DE3621426A1 (de) | 1987-01-08 |
| DE3621426C2 (ja) | 1990-08-30 |
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|---|---|---|---|
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