JPS613072A - デジタル位相検出装置 - Google Patents
デジタル位相検出装置Info
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- JPS613072A JPS613072A JP60123488A JP12348885A JPS613072A JP S613072 A JPS613072 A JP S613072A JP 60123488 A JP60123488 A JP 60123488A JP 12348885 A JP12348885 A JP 12348885A JP S613072 A JPS613072 A JP S613072A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の属する技術分野］
この発明はデジタル位相検出装置に関する。
［発明の技術的背景］
アメリカ合衆国特許第４，０９０，１４５号明細書には
、アナログ／デジタル変換器が、検出されるべきアナロ
グ信号をデジタル信号に変換するデジタル位相検出装置
が開示されている。その回路はデジタル信号から直角位
相信号を形成するデジタル９０度移相装置、すなわちヒ
ルベルト変換器、あるいは直角位相信号生成器と、最初
の半象限座標系ｘ−−ｙ−に属する相当するデジタル直
角位相信号を出力する、デジタル及び直角位相信号用の
コンディショニング回路と、商がｙ′７／Ｘ−であるア
ークタンジェント関数を出力し、跣取り専用メモリを備
えた回路とを具備する。
、アナログ／デジタル変換器が、検出されるべきアナロ
グ信号をデジタル信号に変換するデジタル位相検出装置
が開示されている。その回路はデジタル信号から直角位
相信号を形成するデジタル９０度移相装置、すなわちヒ
ルベルト変換器、あるいは直角位相信号生成器と、最初
の半象限座標系ｘ−−ｙ−に属する相当するデジタル直
角位相信号を出力する、デジタル及び直角位相信号用の
コンディショニング回路と、商がｙ′７／Ｘ−であるア
ークタンジェント関数を出力し、跣取り専用メモリを備
えた回路とを具備する。
このような構造の装置では、読取り専用メモリ内で必要
な記憶容量は、アナログ−デジタル変換器の望ましい分
解能、すなわち処理されるデジタルワードのビット数に
依存するので、２０個のメモリロケーション（ビット）
が必要とされる。
な記憶容量は、アナログ−デジタル変換器の望ましい分
解能、すなわち処理されるデジタルワードのビット数に
依存するので、２０個のメモリロケーション（ビット）
が必要とされる。
従ってｎが６ないし８ビツトのワードからなるビデオ信
号のデジタル処理のために読取り専用メモリ内に２７か
ら２ｇのロケーションが必要となるが、現在の半導体の
技術水準で充分にこの必要量を満たすことが出来る。し
かしながら、ピッ１−数がさらに多いデジタルワードの
場合、例えばオーディオ信号のデジタル処理に必要な、
ｎが１３ないし１７のデジタルワードを処理する場合は
、２１４ないし２１８の記憶容量が必要となるため、デ
ジタル位相検出装置を含む集積回路の占めるチップエリ
ヤがあまりに大きすぎて今日の半導体技術では妥当な価
格のチップを製造することが出来ない。
号のデジタル処理のために読取り専用メモリ内に２７か
ら２ｇのロケーションが必要となるが、現在の半導体の
技術水準で充分にこの必要量を満たすことが出来る。し
かしながら、ピッ１−数がさらに多いデジタルワードの
場合、例えばオーディオ信号のデジタル処理に必要な、
ｎが１３ないし１７のデジタルワードを処理する場合は
、２１４ないし２１８の記憶容量が必要となるため、デ
ジタル位相検出装置を含む集積回路の占めるチップエリ
ヤがあまりに大きすぎて今日の半導体技術では妥当な価
格のチップを製造することが出来ない。
［発明の目的コ
従ってこの発明の目的は、読取り専用メモリ内に、大き
な記憶容量を必要としなくともデジタル信号、特に１０
ビット以上のワードを含む信号を検出出来るような前記
構造のデジタル位相検出装置を提供することにある。
な記憶容量を必要としなくともデジタル信号、特に１０
ビット以上のワードを含む信号を検出出来るような前記
構造のデジタル位相検出装置を提供することにある。
この発明の主要な効果はメモリロケーションが非常に少
なくてよいことである。第１の実施例では、ｎ個の小さ
な読取り専用メモリに分配するのに必要なメモリロケー
ションはｎ２のみであり、又第２の実施例ではメモリロ
ケーションの数はさらに少なくてすみ、ｎ２の４分の１
から半分であるという点にある。
なくてよいことである。第１の実施例では、ｎ個の小さ
な読取り専用メモリに分配するのに必要なメモリロケー
ションはｎ２のみであり、又第２の実施例ではメモリロ
ケーションの数はさらに少なくてすみ、ｎ２の４分の１
から半分であるという点にある。
［発明の実施例］
ここで図面を参照しながら実施例を基に本発明をさらに
詳しく説明する。
詳しく説明する。
第１図のブロックダイヤグラムはこの発明の第１の実施
例を表す。入力信号は、例えば前記アメリカ合衆国特許
第４，０９０，１４５号に開示された装置で生成するこ
とが出来る、前述のような適切に調整された直角位相信
号Ｘ′及びｙ′である。従って、係数ｙ−／ｘ−に相当
するアークタンジェント信号、すなわち横座標とｙ′−
ｙ−座標内のｙ′、ｙ′によって形成されるベクトルと
の間の角度は、この座標の第１の象限の最初の半分、す
なわち０度から４５度の間の角度となる。
例を表す。入力信号は、例えば前記アメリカ合衆国特許
第４，０９０，１４５号に開示された装置で生成するこ
とが出来る、前述のような適切に調整された直角位相信
号Ｘ′及びｙ′である。従って、係数ｙ−／ｘ−に相当
するアークタンジェント信号、すなわち横座標とｙ′−
ｙ−座標内のｙ′、ｙ′によって形成されるベクトルと
の間の角度は、この座標の第１の象限の最初の半分、す
なわち０度から４５度の間の角度となる。
タンジェント関数の周期性により、４５度以上の角度に
対する出力信号ｄｐは従来技術によるコンディショニン
グ回路によっても生成することができる。
対する出力信号ｄｐは従来技術によるコンディショニン
グ回路によっても生成することができる。
第１図に示された第１の方法は、Ｓｌ、Ｓ２・・・・・
・５ｎ−１の同じようなｎ−１ｍの段と、他の段と構成
のやや異なる第ｎ番目の段ｓｎからなる。
・５ｎ−１の同じようなｎ−１ｍの段と、他の段と構成
のやや異なる第ｎ番目の段ｓｎからなる。
ｎは直角位相信号Ｘ′、ｙ−の内の一つの、所定のビッ
トの最高ビット数である。Ｓｌ・・・・・・５ｎ−１の
同じような段のそれぞれは、加算器ａｄ、減算器ｓｂ、
第１と第２の係数２ の一定倍率の乗算器ｍ１及び第２
（但し、ｒは１からｎ−１）、第１、第２、第３の電子
切換えスイッチ Ｕｌ、Ｕ２、Ｕ３、アークタンジェン
ト２−１用の読取り専用メモリｒｍｉかうなる。すなわ
ち各段には、↓−ｒ アークタンジェント２ 用だけの小さなチップエリヤを
占有する読取り専用メモリが備えられている。
トの最高ビット数である。Ｓｌ・・・・・・５ｎ−１の
同じような段のそれぞれは、加算器ａｄ、減算器ｓｂ、
第１と第２の係数２ の一定倍率の乗算器ｍ１及び第２
（但し、ｒは１からｎ−１）、第１、第２、第３の電子
切換えスイッチ Ｕｌ、Ｕ２、Ｕ３、アークタンジェン
ト２−１用の読取り専用メモリｒｍｉかうなる。すなわ
ち各段には、↓−ｒ アークタンジェント２ 用だけの小さなチップエリヤを
占有する読取り専用メモリが備えられている。
第１の段Ｓ１では直角位相信号Ｘ′が、他の段Ｓ２から
５ｎ−１では直前の段の第１のスイッチｕ１の出力が、
加算器ａｄ、第１の一定倍率の乗算器ｍ１、第１のスイ
ッチＵ１のそれぞれの第１の入力に結合している。
５ｎ−１では直前の段の第１のスイッチｕ１の出力が、
加算器ａｄ、第１の一定倍率の乗算器ｍ１、第１のスイ
ッチＵ１のそれぞれの第１の入力に結合している。
第１の段Ｓ１では第２の直角位相信号ｙ′が、他の６２
から５ｎ−１の各段では直前の段の第２のスイッチＵ２
の出力が、第２の一定倍率の乗算器ｍ２と第２のスイッ
チＵ２の第１の入力と減算器ｓｂの被減数入力に結合さ
れている。第２の一定倍率の乗算器ｍ２の出力は加算器
ａｄの第２の入力に、そして第１の一定倍率の乗算器ｍ
１の出力は減算器ｓｂの減数入力Ｓに接続されている。
から５ｎ−１の各段では直前の段の第２のスイッチＵ２
の出力が、第２の一定倍率の乗算器ｍ２と第２のスイッ
チＵ２の第１の入力と減算器ｓｂの被減数入力に結合さ
れている。第２の一定倍率の乗算器ｍ２の出力は加算器
ａｄの第２の入力に、そして第１の一定倍率の乗算器ｍ
１の出力は減算器ｓｂの減数入力Ｓに接続されている。
加算器ａｄの出力は第１のスイッチｕ１の第２の入力に
、減算器ｓｂの出力は第２のスイッチの第２の入力に結
合している。一方、第３のスイッチｕ３の第１の入力に
は数値０が与えられており、この第３のスイッチの第２
の入力は読取り専用メモリｒｍｌの出力に接続されてい
る。第３のスイッチＵ３の出力は多入力加算器ｍａのｎ
ｍの入力の１つに結合している。各段の減算器ｓｂの符
号出力ｓｇはその段の３つのスイッチｕｌ、ｕ２゜Ｕ３
のコントロール入力に接続されており、その配列は、符
号が否定（負）の場合はそれぞれのスイッチの第１の入
力が出力に接続され、符号が肯定（正）の場合はそれぞ
れのスイッチの第２の入力が出力に接続するように選ば
れる。
、減算器ｓｂの出力は第２のスイッチの第２の入力に結
合している。一方、第３のスイッチｕ３の第１の入力に
は数値０が与えられており、この第３のスイッチの第２
の入力は読取り専用メモリｒｍｌの出力に接続されてい
る。第３のスイッチＵ３の出力は多入力加算器ｍａのｎ
ｍの入力の１つに結合している。各段の減算器ｓｂの符
号出力ｓｇはその段の３つのスイッチｕｌ、ｕ２゜Ｕ３
のコントロール入力に接続されており、その配列は、符
号が否定（負）の場合はそれぞれのスイッチの第１の入
力が出力に接続され、符号が肯定（正）の場合はそれぞ
れのスイッチの第２の入力が出力に接続するように選ば
れる。
第ｎ番目の段ｓｎは、その第１の入力がｎ−ｉ番目の段
５ｎ−１の第１のスイッチｕ１の出力に接続している係
数２ 用の一定倍率の乗算器ｍｎと、その被減数人力ｍ
が直前の段５ｎ−１の第２のスイッチＵ２の出力に接続
され、その減数人力Ｓは前記一定倍率の乗算器ｍｎの出
力に接続されている減算器ｓｂｎと、その第１の入力と
して数値Ｏが与えられているスイッチｕｎと、その出力
が前記スイッチｕｎの第２の入力に結合している、アー
クタンジェント２ 用の読取り専用メモリｒｍｎからな
り、前記スイッチｕｎの出力は多入力加算器ｍａに結合
しており、一方そのコントロール入力は減算器ｓｂｎの
符号出力ｓｇに接続されている。
５ｎ−１の第１のスイッチｕ１の出力に接続している係
数２ 用の一定倍率の乗算器ｍｎと、その被減数人力ｍ
が直前の段５ｎ−１の第２のスイッチＵ２の出力に接続
され、その減数人力Ｓは前記一定倍率の乗算器ｍｎの出
力に接続されている減算器ｓｂｎと、その第１の入力と
して数値Ｏが与えられているスイッチｕｎと、その出力
が前記スイッチｕｎの第２の入力に結合している、アー
クタンジェント２ 用の読取り専用メモリｒｍｎからな
り、前記スイッチｕｎの出力は多入力加算器ｍａに結合
しており、一方そのコントロール入力は減算器ｓｂｎの
符号出力ｓｇに接続されている。
第２図に示された第２の実施例はｊ＋１（ｊは４ないし
８の間の整数値をとりうる）の段から、独立変数が２−
ｊであり関連するタンジェント値がこの独立変数そのも
ので正確に置換されうるため、第１図に示されている読
取り専用メモリｒｍ１は削除されているという点で第１
の方法とは実質的に異なる。従って第２図に示された構
造の実施例の初めのｊ個の段は、第１図に示された減算
器Ｓｂが第１の減算器ｓｂ１となっている他は第１図に
示された実施例の段Ｓ１から５ｎ−１と同じ構造である
。
８の間の整数値をとりうる）の段から、独立変数が２−
ｊであり関連するタンジェント値がこの独立変数そのも
ので正確に置換されうるため、第１図に示されている読
取り専用メモリｒｍ１は削除されているという点で第１
の方法とは実質的に異なる。従って第２図に示された構
造の実施例の初めのｊ個の段は、第１図に示された減算
器Ｓｂが第１の減算器ｓｂ１となっている他は第１図に
示された実施例の段Ｓ１から５ｎ−１と同じ構造である
。
第２図に示された第２の実施例は、第１図に示されたｎ
−Ｊ−１個の類似の段の代わりにｎ−ｊ−１個の類似の
セルを包含し、又第１図のｎ番目の段の代わりにｎ−ｊ
番目のセルｚｎを包含している。第２図に示された実施
例の構造にはざらにｎ−ｊ段のレジスタが具備されてお
り、その並列出力は多入力加算器ｍａの入力の１つに接
続されている。ｎ個の入力を有しｎ−１回の加算をする
第１図の実施例とは具なり、多入力加算器ｍａはｊ＋１
個の加算用入力を有するだけであるため第１の実施例よ
りもチップの面積が少なくて済む。
−Ｊ−１個の類似の段の代わりにｎ−ｊ−１個の類似の
セルを包含し、又第１図のｎ番目の段の代わりにｎ−ｊ
番目のセルｚｎを包含している。第２図に示された実施
例の構造にはざらにｎ−ｊ段のレジスタが具備されてお
り、その並列出力は多入力加算器ｍａの入力の１つに接
続されている。ｎ個の入力を有しｎ−１回の加算をする
第１図の実施例とは具なり、多入力加算器ｍａはｊ＋１
個の加算用入力を有するだけであるため第１の実施例よ
りもチップの面積が少なくて済む。
Ｍ２図に示されたセルＳＪ＋１のような各セルは、その
最初の入力がｊ番目の段ｓｊの第１のスイッチＵ１の出
力に接続しているような、係数・−ｙ／ ２用の第３の一定倍率の乗算器ｍ３と、その第１の入力
がＪ＋１番目のセルではｊ番目の段ｓＪの第２のスイッ
チＵ２の出力に、それ以降の各セルでは直前のセルの第
４のスイッチｕ４の出力に接続されている第４のスイッ
チｕ４と、その被減数人力ｍと減数人力Ｓがそれぞれ第
４のスイッチの第１の入力と第３の一定倍率の乗算器ｍ
３の出力に接続されており、その出力が第４のスイッチ
Ｕ４の第２の入力に結合し、符号出力ｓｇが第４のスイ
ッチｕ４のコントロール入力に接続されている第２の減
算器ｓｂ２と、その入力が第４のスイッチＵ４の符号出
力ｓｇに接続されているインバ＝Ｙ′ 一タｉｖとからなっている。前記係数２ ではｒ′はｊ
＋１ないしｎ−ｉに等しい。
最初の入力がｊ番目の段ｓｊの第１のスイッチＵ１の出
力に接続しているような、係数・−ｙ／ ２用の第３の一定倍率の乗算器ｍ３と、その第１の入力
がＪ＋１番目のセルではｊ番目の段ｓＪの第２のスイッ
チＵ２の出力に、それ以降の各セルでは直前のセルの第
４のスイッチｕ４の出力に接続されている第４のスイッ
チｕ４と、その被減数人力ｍと減数人力Ｓがそれぞれ第
４のスイッチの第１の入力と第３の一定倍率の乗算器ｍ
３の出力に接続されており、その出力が第４のスイッチ
Ｕ４の第２の入力に結合し、符号出力ｓｇが第４のスイ
ッチｕ４のコントロール入力に接続されている第２の減
算器ｓｂ２と、その入力が第４のスイッチＵ４の符号出
力ｓｇに接続されているインバ＝Ｙ′ 一タｉｖとからなっている。前記係数２ ではｒ′はｊ
＋１ないしｎ−ｉに等しい。
この実施例では第１図に示された実施例同様、連動する
減算器ｓｂ１とｓｂ２の符号出力ｓｇの符号が負の場合
は、スイッチＵ１、Ｕ２、Ｕ３（段Ｓ１ないしｓｊの場
合〉とＵ４（セルの場合）のそれぞれの第１の入力が出
力に接続され、前記符号出力ｓｇの符号が正の場合は、
前記各スイッチの第２の入力が出力に接続される。
減算器ｓｂ１とｓｂ２の符号出力ｓｇの符号が負の場合
は、スイッチＵ１、Ｕ２、Ｕ３（段Ｓ１ないしｓｊの場
合〉とＵ４（セルの場合）のそれぞれの第１の入力が出
力に接続され、前記符号出力ｓｇの符号が正の場合は、
前記各スイッチの第２の入力が出力に接続される。
ｎ−ｊ番目のセルｚｎは、その第１の入力がｊ番目の段
ｓｊの第１のスイッチＵ１の出力に接続されている係数
２ 用の一定倍率の乗算器ｍｎと、その被減数人力ｍと
減数人力Ｓがそれぞれ第４のスイッチｕ４の出力と一定
倍率の乗算器ｍｎの出力に接続されている減算器ｓｉｎ
と、その入力が前記減算器ｓｂｎの符号出力に接続され
ているインバータｉｖｎとからなっている。
ｓｊの第１のスイッチＵ１の出力に接続されている係数
２ 用の一定倍率の乗算器ｍｎと、その被減数人力ｍと
減数人力Ｓがそれぞれ第４のスイッチｕ４の出力と一定
倍率の乗算器ｍｎの出力に接続されている減算器ｓｉｎ
と、その入力が前記減算器ｓｂｎの符号出力に接続され
ているインバータｉｖｎとからなっている。
すべてのインバータｉｖ、ｉｖｎの出力は、その重みづ
けに応じてレジスタｒｇの設入力に接続されており、レ
ジスタｒｇの平列出力は多入力加算器ｍａの入力の１つ
に結合されている。後者の出力は、ｘ−−ｙ′座標系の
最初の半象限、すなわち０度から４５度の間にあるデジ
タル位相検出信号ｄｐを出力する。
けに応じてレジスタｒｇの設入力に接続されており、レ
ジスタｒｇの平列出力は多入力加算器ｍａの入力の１つ
に結合されている。後者の出力は、ｘ−−ｙ′座標系の
最初の半象限、すなわち０度から４５度の間にあるデジ
タル位相検出信号ｄｐを出力する。
図面では回路の実際の構成を無視して接続線は簡単な線
で示されている。しかしこれに制限されるものとして理
解すべきではなく、直角信号Ｘ′、ｙ−の平列処理も可
能である。この場合は、接続線が、その平列ワイヤの数
が処理されるべきデジタルワードのピット数ｎに適合さ
せた従来のバスである。そして加算器、減算器、乗算器
、電子的スイッチは平列処理のユニットである。このよ
うな回路は、いわゆるパイプライン方式によって全体的
な配置が組立てられていて、迅速な信号処理が要求され
る場合に選ばれる。
で示されている。しかしこれに制限されるものとして理
解すべきではなく、直角信号Ｘ′、ｙ−の平列処理も可
能である。この場合は、接続線が、その平列ワイヤの数
が処理されるべきデジタルワードのピット数ｎに適合さ
せた従来のバスである。そして加算器、減算器、乗算器
、電子的スイッチは平列処理のユニットである。このよ
うな回路は、いわゆるパイプライン方式によって全体的
な配置が組立てられていて、迅速な信号処理が要求され
る場合に選ばれる。
信号処理のスピードがそれほど重要でない場合には、本
発明の２つの実施例は多重伝送技術を適用して簡素化さ
れる、すなわち段及びセルの全体数が直角信号ｘ′、ｙ
′のビット数ｎよりも小さく、それぞれの処理サイクル
中に、セルは数回動作されることになる。 本発明によ
る２つの実施例は、２つの代入式、ｕｍｘ−＋ｂｙ−；
Ｖ−ｘ”−ｂｙ−により、位相角度ｄｐが、式ｄｐ−ア
ークタンジェントＵ／Ｖ＋アークタンジェントｂ（但し
、本発明に２進法回路が適用される場合ｒ はｂが２ に等しい。）で定義できるという考えに基づ
いている。
発明の２つの実施例は多重伝送技術を適用して簡素化さ
れる、すなわち段及びセルの全体数が直角信号ｘ′、ｙ
′のビット数ｎよりも小さく、それぞれの処理サイクル
中に、セルは数回動作されることになる。 本発明によ
る２つの実施例は、２つの代入式、ｕｍｘ−＋ｂｙ−；
Ｖ−ｘ”−ｂｙ−により、位相角度ｄｐが、式ｄｐ−ア
ークタンジェントＵ／Ｖ＋アークタンジェントｂ（但し
、本発明に２進法回路が適用される場合ｒ はｂが２ に等しい。）で定義できるという考えに基づ
いている。
この発明は集積口路、特にいわゆるＭＯ８型回路、すな
わち絶縁グー、ト電界効果トランジスタ回路として構成
するのに適している。この発明は、ＡＭステレオ放送信
号の検知、テレビ音声信号の検知、ＶＨＦ放送信号の検
知などのオーディオシステムに適用されている。又ＳＥ
ＣＡＭ色信号復調及び磁気写真記録、すなわちビデオレ
コーダでも適用可能である。
わち絶縁グー、ト電界効果トランジスタ回路として構成
するのに適している。この発明は、ＡＭステレオ放送信
号の検知、テレビ音声信号の検知、ＶＨＦ放送信号の検
知などのオーディオシステムに適用されている。又ＳＥ
ＣＡＭ色信号復調及び磁気写真記録、すなわちビデオレ
コーダでも適用可能である。
第１図は本発明に基づく第１の方法の実施例のブロック
ダイヤグラムであり、第２図は第２の方法の実施例のブ
ロックダイヤグラムである。 ａｄ・・・加算器、ｍｌ、ｍ２〜ｍｎ・・・乗算器、ｓ
ｂｌ、ｓｂ２・・・減算器、ｍａ・・・多入力加算器、
ｒｍｎ・・・読取り専用メモリ。
ダイヤグラムであり、第２図は第２の方法の実施例のブ
ロックダイヤグラムである。 ａｄ・・・加算器、ｍｌ、ｍ２〜ｍｎ・・・乗算器、ｓ
ｂｌ、ｓｂ２・・・減算器、ｍａ・・・多入力加算器、
ｒｍｎ・・・読取り専用メモリ。
Claims (1)
- 【特許請求の範囲】 １、検出されるべきアナログ信号をデジタル信号に変換
し、クロック信号によりクロックされるアナログ−デジ
タル変換器と、 前記デジタル信号を受信して直角位相信号を形成するデ
ジタル９０度移相装置と、 座標系ｘ′−ｙ′の最初の半象限内にある対応したデジ
タル直角位相信号を出力する、前記デジタル信号用及び
直角位相信号用のコンディショニング回路と、 ｎが前記直角位相信号（ｘ′、ｙ′）の１つの所定のビ
ットの最大数であるような、類似のｎ−１個の段を具備
し、それらのｎ−１の各段が、第１と第２の入力端子と
、 第１と第２の出力端子と、 第１の入力が前記第１の入力端子に、出力が前記第１の
出力端子に結合されている第１の電子的スイッチと、 第１の入力が前記第２の入力端子に、出力が前記第２の
出力端子に結合されている第２の電子的スイッチと、 係数２＾−＾γにより（ｒは段の数を表す）入力を乗算
する第１と第２の定倍率の乗算器であって、入力が前記
第１の入力端子に結合している前記第１の定倍率の乗算
器と、入力が前記第２の入力端子に結合している前記第
２の定倍率の乗算器と、第１の入力が前記第２の定倍率
の乗算器の出力に結合されており、第２の入力が前記第
１の入力端子に結合されており、出力が前記第１の電子
的スイッチの第２の入力に結合している加算器と、被減
数入力が前記第２の入力端子に結合されており、減数入
力が前記第１の定倍率の乗算器の出力に結合されており
、出力が前記第２の電子的スイッチの第２の入力に結合
されており、符号出力を有する第１の減算器と、 アークタンジェント２＾−＾ｒ（ｒは１からｎ−１まで
の段数を表す）用の第２の読取り専用メモリと、 段出力と、 第１の入力が所定の数値を受信し、第２の入力が前記読
取り専用メモリの出力に結合し、出力が前記段出力に結
合している第３の電子的スイッチとを具備し、 前記減算器の符号出力が前記第１、第２、第３の電子的
スイッチに結合しそれらを制御しており、前記ｎ−１段
の第１の段の第１と第２の入力端子が、それぞれ前記直
角位相信号の 第１のもの（ｘ′）と前記直角位相信号の第２のもの（
ｙ′）とを受信し、 前記ｎ−１の類似の段の第２の段とそれに続く全ての段
の第１と第２の入力端子が、それぞれ前記ｎ−１個の段
の直前の段の第１と第２の出力端子に結合しており、 第ｎ番目の段の第１と第２の入力端子がそれぞれ前記ｎ
−１個の段のｎ−１番目の段の第１と第２の出力端子に
結合しており、第ｎ番目の段は、入力が前記ｎ番目の段
の第１の入力端子に結合されている、２＾−＾ｎによっ
て入力を乗算する付加的な定倍率の乗算器と、 被減数入力が前記ｎ番目の段の第２の入力端子に、減数
入力が前記付加的な定倍率の乗算器の出力に結合してお
り、符号出力を備えた付加的な減算器と、 第ｎ番目の出力端子と、 アークタンジェント２＾−＾ｎ用の読取り専用メモリと
、 その第１の入力が所定の数値を受信し、第２の入力が前
記付加的な読取り専用メモリに結合しており、出力が前
記ｎ＾−＾ｎ番目の段の出力端子に結合しており、コン
トロール入力は前記付加的な減算器の符号出力に結合し
ている付加的な電子的スイッチとを具備し、 多入力加算器の入力が前記段出力と前記ｎ番目の段出力
に結合しており、その出力が前記座標系の第１の半象限
のデジタル位相検出信号を出力することを特徴とするデ
ジタル位相検出装置。 ２、検出されるべきアナログ信号をデジタル信号に変換
し、クロック信号によりクロックされるアナログ−デジ
タル変換器と、 前記デジタル信号を受信して直角位相信号を形成するデ
ジタル９０度移相装置と、 座標系ｘ′−ｙ′の最初の半象限内にある対応したデジ
タル直角位相信号を出力する、前記デジタル信号用及び
直角位相信号用のコンディショニング回路と、 ｎが前記直角位相信号（ｘ′、ｙ′）の１つの所定のビ
ットの最大数であり、ｊはｎより小さい所定の数である
ような、類似のｊ個の段を具備し、前記ｊ個の各段が、 第１と第２の入力端子と、 第１と第２の出力端子と、 第１の入力が前記第１の入力端子に、出力が前記第１の
出力端子に結合されている第１の電子的スイッチと、 第１の入力が前記第２の入力端子に、出力は前記第２の
出力端子に結合している第２の電子的スイッチと、 係数２＾−＾ｒにより（ｒは段の数を表す）入力を乗算
する第１と第２の定倍率の乗算器であって、入力が前記
第１の入力端子に結合している前記第１の定倍率の乗算
器と、入力が前記第２の入力端子に結合している前記第
２の定倍率の乗算器と、第１の入力が前記第２の定倍率
の乗算器の出力に結合されており、第２の入力が前記第
１の入力の端子に結合されており、出力は前記第１の電
子的スイッチの第２の入力に結合している加算器と、 被減数入力が前記第２の入力端子に結合されており、減
数入力が前記第１の定倍率の乗算器の出力に結合されて
おり、出力が前記第２の電子的スイッチの第２の入力に
結合され、符号出力を有する第１の減算器と、 アークタンジェント２＾−＾ｒ（ｒは１からｎ−１まで
の段数を表す）用の第２の読取り専用メモリと、 段出力と、 第１の入力が所定の数値を受信し、第２の入力が前記読
取り専用メモリの出力に結合し、出力が前記段出力に結
合している第３の電子的イッチとを具備し、 前記減算器の符号出力が前記第１、第２、第３の電子的
スイッチに結合しそれらを制御しており、前記ｎ−１段
の第１の段の第１と第２の入力端子が、それぞれ前記直
角位相信号の第１のもの（ｘ′）と前記直角位相信号の
第２のもの（ｙ′）とを受信し、 前記類似のｊ個の段の第２の段とそれに続く全ての段の
第１と第２の入力端子がそれぞれ前記ｊ個の段の直前の
段の第１と第２の出力端子に結合しており、 ｎ−ｊ−１個の類似の付加的な段の各々が、第１と第２
の入力端子と、 第１と第２の出力端子と、 付加的な段出力と、 入力が前記付加的な段の第１の入力に結合し、前記付加
的な段の第１の入力も又前記付加的な段の第１の出力に
結合している係数２＾−＾ｒ（ｒ＝ｊ＋１からｎ−１）
のための第３の定倍率の乗算器と、第１の入力が前記付
加的な段の第２の入力に結合し、出力が前記付加的な第
２の出力に結合している第４の電子的スイッチと、 被減数入力が前記付加的な段の第２の入力に結合し、減
数入力が前記第３の定倍率の乗算器の出力に結合し、出
力が前記第４の電子的スイッチの第２の入力に結合し、
前記第４の電子的スイッチを制御するための符号出力を
備えている第２の減算器とを備え、 前記符号出力は前記付加的な段の出力に結合しており、 前記ｎ−ｊ−１個の類似の段の第１と第２の入力端子は
それぞれその前の段の第１と第２の出力端子に結合して
おり、 第１と第２の入力端子がそれぞれ前記ｎ−ｊ−１の段の
ｎ−ｊ−１番目の段の第１と第２の出力端子に結合して
いる第ｎ番目の段が、 入力が前記ｎ番目の段の第１の入力端子に結合している
、２＾−＾ｎによる、入力を乗算するためのさらに別の
定倍率の乗算器と、 被減数入力が前記ｎ番目の段の第２の入力端子に結合し
、１つの入力が前記別の定倍率の乗算器の出力に結合し
、符号出力を出力するさらに別の減算器とを備え、 ｎ番目の段の出力端子が前記別の減算器の符号出力に結
合しており、 レジスタの入力が前記付加的な段と前記ｎ番目の段のそ
れぞれの出力端子に結合しており、入力が前記段の入力
と前記レジスタの出力に結合している多入力加算器の出
力が前記座標系の第１の半象限のデジタル位相検出信号
を出力することを特徴とするデジタル位相検出装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP84106475.1 | 1984-06-06 | ||
| EP84106475A EP0169915B1 (de) | 1984-06-06 | 1984-06-06 | Digitaler Phasendemodulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613072A true JPS613072A (ja) | 1986-01-09 |
| JPH0685488B2 JPH0685488B2 (ja) | 1994-10-26 |
Family
ID=8191969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123488A Expired - Lifetime JPH0685488B2 (ja) | 1984-06-06 | 1985-06-06 | デジタル位相検出装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4623873A (ja) |
| EP (1) | EP0169915B1 (ja) |
| JP (1) | JPH0685488B2 (ja) |
| AU (1) | AU4286285A (ja) |
| DE (1) | DE3473978D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0624291B2 (ja) * | 1985-04-17 | 1994-03-30 | 日本電気株式会社 | 位相検出回路 |
| US7156488B2 (en) * | 2004-05-05 | 2007-01-02 | Eastman Kodak Company | Ink repellent coating on charge device to improve printer runability and printhead life |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853804A (ja) * | 1981-09-26 | 1983-03-30 | Togami Electric Mfg Co Ltd | 電磁石装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3277461A (en) | 1961-10-27 | 1966-10-04 | United Aircraft Corp | Precision miniature analogue-to-digital converter |
| US4090145A (en) * | 1969-03-24 | 1978-05-16 | Webb Joseph A | Digital quadrature demodulator |
| FR2164544B1 (ja) | 1971-12-21 | 1974-09-27 | Ibm France | |
| US3956623A (en) | 1974-10-21 | 1976-05-11 | Gte Automatic Electric Laboratories Incorporated | Digital phase detector |
| GB2106734B (en) | 1981-09-15 | 1986-01-15 | Standard Telephones Cables Ltd | Radio receiver |
-
1984
- 1984-06-06 DE DE8484106475T patent/DE3473978D1/de not_active Expired
- 1984-06-06 EP EP84106475A patent/EP0169915B1/de not_active Expired
-
1985
- 1985-05-22 US US06/736,945 patent/US4623873A/en not_active Expired - Fee Related
- 1985-05-24 AU AU42862/85A patent/AU4286285A/en not_active Abandoned
- 1985-06-06 JP JP60123488A patent/JPH0685488B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853804A (ja) * | 1981-09-26 | 1983-03-30 | Togami Electric Mfg Co Ltd | 電磁石装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU4286285A (en) | 1985-12-12 |
| EP0169915A1 (de) | 1986-02-05 |
| DE3473978D1 (en) | 1988-10-13 |
| EP0169915B1 (de) | 1988-09-07 |
| US4623873A (en) | 1986-11-18 |
| JPH0685488B2 (ja) | 1994-10-26 |
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