JPS6135568A - ゲ−ト保護ダイオ−ド - Google Patents
ゲ−ト保護ダイオ−ドInfo
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- JPS6135568A JPS6135568A JP15671484A JP15671484A JPS6135568A JP S6135568 A JPS6135568 A JP S6135568A JP 15671484 A JP15671484 A JP 15671484A JP 15671484 A JP15671484 A JP 15671484A JP S6135568 A JPS6135568 A JP S6135568A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/20—Breakdown diodes, e.g. avalanche diodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は絶縁ゲート型電界効果半導体装置のゲート保護
ダイオード、例えばＭＯ８型半導体装置のゲート電極を
サージ入力から保護するための保護ダイオードに関する
。
ダイオード、例えばＭＯ８型半導体装置のゲート電極を
サージ入力から保護するための保護ダイオードに関する
。
絶縁ゲート型電界効果半導体菰直のゲート保護ダイオー
ドを開示したのは特公昭４３−４５５号が最初で、ここ
に冊示されている保護ダイオードは例えば第２図の構造
で一般的に示される。同図において、１はＰ型シリコン
基板である。該シリコン基板の表層にはＮ型不鈍物領°
域２が形成されており、両者間の接合が保護ダイオード
を構成している。このＮ型不純物領域２は配ｔｅａを介
して入力パッドに接続され、またシリコン基板１の他の
領域に形成されたＭ ＯＳ ｌ−ランジスタのゲート電
極に接続されている。
ドを開示したのは特公昭４３−４５５号が最初で、ここ
に冊示されている保護ダイオードは例えば第２図の構造
で一般的に示される。同図において、１はＰ型シリコン
基板である。該シリコン基板の表層にはＮ型不鈍物領°
域２が形成されており、両者間の接合が保護ダイオード
を構成している。このＮ型不純物領域２は配ｔｅａを介
して入力パッドに接続され、またシリコン基板１の他の
領域に形成されたＭ ＯＳ ｌ−ランジスタのゲート電
極に接続されている。
このように入力パッドとゲート電極との間に保護ダイオ
ードを介在させたＭＯ８型半導体装置で〜は、保護ダイ
オードの逆方向耐圧よりも大きいサージ電圧が入力され
るとダイオードがアバランシェブレークダウンを起こし
て電流が基板１に流れる。従って、ＭＯＳトランジスタ
のゲート電極にはサージ電圧が印加されず、ゲニト破壊
を回避することが可能となる。
ードを介在させたＭＯ８型半導体装置で〜は、保護ダイ
オードの逆方向耐圧よりも大きいサージ電圧が入力され
るとダイオードがアバランシェブレークダウンを起こし
て電流が基板１に流れる。従って、ＭＯＳトランジスタ
のゲート電極にはサージ電圧が印加されず、ゲニト破壊
を回避することが可能となる。
ところが、上記第２図の保護ダイオードはプレーナ接合
で構成されるため、シリコン基板１の表面付近におけφ
接合部分、即ち図中Ｘ印を付した部分は局部的に逆方向
耐圧が低い（Ｇｒｏｖｅ ； Ｐ ｈｙｓｉｃｓ ａ
ｎｄ Ｔｅｄｈｎｏｌｏｇｙ ｏｆ ５ｅａｉｃｏ
ｎｄｕｃｔｏｒｄｅｖｉｃｅｓ 、 Ｐ、 １９７ ）
。その結果、・ブレー フタラン電流は耐圧の低いこ
の表面部分の接合に集中し、該電流集沖部分ではセカン
ドブレークダウンと呼ばれる熱破壊を生じて接合の永久
破壊を起し易いという問題があった（ Ｉ Ｅ Ｔ
ｒａｎｓ、 ｏｎ Ｅ １ｅＣｔｒｏｎ Ｄ ｅｖｉ
ｃｅ 、 ＬＬ二胆、 Ｌｐ、７６３〜７７０及び１２
ｔｈ、 Ａｎｎ、Ｐｒｏｃ、 Ｉｎｔ、 Ｒｅ１．
ｐｈｙｓ、 ＳＶｎ＋Ｄ、 １９８４ １）、ｐ、３
０４〜３１２）。しがも、素子の微細化に伴って拡散層
の深さが浅くなる程、この問題は顕著に現れることにな
る。
で構成されるため、シリコン基板１の表面付近におけφ
接合部分、即ち図中Ｘ印を付した部分は局部的に逆方向
耐圧が低い（Ｇｒｏｖｅ ； Ｐ ｈｙｓｉｃｓ ａ
ｎｄ Ｔｅｄｈｎｏｌｏｇｙ ｏｆ ５ｅａｉｃｏ
ｎｄｕｃｔｏｒｄｅｖｉｃｅｓ 、 Ｐ、 １９７ ）
。その結果、・ブレー フタラン電流は耐圧の低いこ
の表面部分の接合に集中し、該電流集沖部分ではセカン
ドブレークダウンと呼ばれる熱破壊を生じて接合の永久
破壊を起し易いという問題があった（ Ｉ Ｅ Ｔ
ｒａｎｓ、 ｏｎ Ｅ １ｅＣｔｒｏｎ Ｄ ｅｖｉ
ｃｅ 、 ＬＬ二胆、 Ｌｐ、７６３〜７７０及び１２
ｔｈ、 Ａｎｎ、Ｐｒｏｃ、 Ｉｎｔ、 Ｒｅ１．
ｐｈｙｓ、 ＳＶｎ＋Ｄ、 １９８４ １）、ｐ、３
０４〜３１２）。しがも、素子の微細化に伴って拡散層
の深さが浅くなる程、この問題は顕著に現れることにな
る。
そこで、上記の問題を改善するために第３図〜第５図に
示す構造が従来採用されている。
示す構造が従来採用されている。
第３図の構造は、シリコン基板表面におけるＮ型不純物
領域２の接合上に絶縁１１３を介して広くオーバーレイ
された電極４を形成し、該電極４に入力と同電位の電圧
を印加するようにしたものである。この構造では電極４
によるフィールドプレート効果で表面付近の空乏層が広
げられる結果、表面付近での電界集゛中が緩和されて接
合の逆方向耐圧が向上することになる（ Ｉ Ｅ３．
Ｔｒａｎｓ、 ｏｎＥ ！ｅｃｔｒｏｎ Ｄｖｉｃｅ、
Ｌｍ一旦、 、り、ｌ）、１５７〜１６２ ）第４図
の構造はＮ型不鈍物領ＩＰ！２の全周囲にＮ型領域２′
を形成し、ダイオードを構成するＮ型不純物領域を二重
拡散構造としたものである。
領域２の接合上に絶縁１１３を介して広くオーバーレイ
された電極４を形成し、該電極４に入力と同電位の電圧
を印加するようにしたものである。この構造では電極４
によるフィールドプレート効果で表面付近の空乏層が広
げられる結果、表面付近での電界集゛中が緩和されて接
合の逆方向耐圧が向上することになる（ Ｉ Ｅ３．
Ｔｒａｎｓ、 ｏｎＥ ！ｅｃｔｒｏｎ Ｄｖｉｃｅ、
Ｌｍ一旦、 、り、ｌ）、１５７〜１６２ ）第４図
の構造はＮ型不鈍物領ＩＰ！２の全周囲にＮ型領域２′
を形成し、ダイオードを構成するＮ型不純物領域を二重
拡散構造としたものである。
このような二重拡散構造ではＮ−型領域の内部にも空乏
層が広がるため、接合に加わる電界が緩和されて耐圧が
向上する。
層が広がるため、接合に加わる電界が緩和されて耐圧が
向上する。
第５図の構造は、第２図の保護ダイオードで最も耐圧の
低い表面付近の接合部分のみをＮ−／Ｎ“の二重拡散構
造どし、耐圧を向上したものである。
低い表面付近の接合部分のみをＮ−／Ｎ“の二重拡散構
造どし、耐圧を向上したものである。
第３図〜Ｍ５図の構造は、保護ダイオードを構成するブ
レーナ接合の局部的なブし−クダウンと電流集中で生じ
る永久破壊を防止する上で一定の効果を秦するものでは
あるが、何れも次のような問題を内包している。
レーナ接合の局部的なブし−クダウンと電流集中で生じ
る永久破壊を防止する上で一定の効果を秦するものでは
あるが、何れも次のような問題を内包している。
即ち、これらの構造は保護ダイオードの逆方向耐圧を向
上する結果、所定の電圧以上のサージ入力に対してもブ
レークダウンを生じなくなり、保護ダイオードとしての
本来的な傭、能を果せなくなってしまう。
上する結果、所定の電圧以上のサージ入力に対してもブ
レークダウンを生じなくなり、保護ダイオードとしての
本来的な傭、能を果せなくなってしまう。
また、第３図や第４図の構−造では未だ表面付近での耐
圧が相対的に低いため、ブレークダウン電流の集中を回
避する上で必ずしも十分とはいえない。
圧が相対的に低いため、ブレークダウン電流の集中を回
避する上で必ずしも十分とはいえない。
本発明は上記事情に鑑みてなされたもので、絶縁ゲート
型電界効果半導体装置をサージ入力から保護のためにこ
れと同一の半導体基板に果情して形成されるゲート保護
ダイオードであって、ゲート保護の機能を十分に発揮で
きる程度の逆方向耐゛ 圧を有し、且つ基板表面付
近の接合部分で接合の永久破壊を起すような電流集中を
生じることがないゲート保護ダイオードを提供するもの
である。
型電界効果半導体装置をサージ入力から保護のためにこ
れと同一の半導体基板に果情して形成されるゲート保護
ダイオードであって、ゲート保護の機能を十分に発揮で
きる程度の逆方向耐゛ 圧を有し、且つ基板表面付
近の接合部分で接合の永久破壊を起すような電流集中を
生じることがないゲート保護ダイオードを提供するもの
である。
上記の目的を達成するためｋ、本発明ではゲート保護ダ
イオードを構成するブレーナ接合の底面における逆方向
耐圧を表面部分での逆方向耐圧上りも低くし、ブレーク
ダウン電流がプレーナ接合底面の広い面積を通して流れ
るようにして電流集中を防止すると共に、適当な逆方゛
向耐圧を（ｑるようにした。そのために、保護ダイオー
ドを構成するブレーナ接合の底面に接して基板と同極性
で且つ高濃度の不純物領域を形成した。
イオードを構成するブレーナ接合の底面における逆方向
耐圧を表面部分での逆方向耐圧上りも低くし、ブレーク
ダウン電流がプレーナ接合底面の広い面積を通して流れ
るようにして電流集中を防止すると共に、適当な逆方゛
向耐圧を（ｑるようにした。そのために、保護ダイオー
ドを構成するブレーナ接合の底面に接して基板と同極性
で且つ高濃度の不純物領域を形成した。
即ち、本発明によるゲート保護ダイオードは、第一導電
型の半導体基板と、該半導体基板の表層に形成された第
二導電型不純物領域と、該第二導電型不純物領域の底面
に接してその下に形成された第一導電型のａａ度不純物
領域と、前記第二導電型不純物領域を入力パッドに接続
する配線層と、前記半導体基板の他の領域に形成されて
いる絶縁ゲート型電界効果トランジスタのゲート電極に
前記第二導電型不純物領域を接続・する配線層とを具備
したことを特徴とするものである。
型の半導体基板と、該半導体基板の表層に形成された第
二導電型不純物領域と、該第二導電型不純物領域の底面
に接してその下に形成された第一導電型のａａ度不純物
領域と、前記第二導電型不純物領域を入力パッドに接続
する配線層と、前記半導体基板の他の領域に形成されて
いる絶縁ゲート型電界効果トランジスタのゲート電極に
前記第二導電型不純物領域を接続・する配線層とを具備
したことを特徴とするものである。
以下に本発明の詳細な説明する。
第１図は本発明の一実施例になるゲート保護ダイオード
を示す断面図である。同図において１１はＰ型シリコン
基板、１２はＮ＋型不純物領域である。該Ｎ＋型不純物
領域１２の下には−１その底面に接してＰ＋型不純物領
域１３が形成されている。該Ｐ−“型不純物領域１３の
濃度は基板′ａ度よりも１〜２桁高く設定されている。
を示す断面図である。同図において１１はＰ型シリコン
基板、１２はＮ＋型不純物領域である。該Ｎ＋型不純物
領域１２の下には−１その底面に接してＰ＋型不純物領
域１３が形成されている。該Ｐ−“型不純物領域１３の
濃度は基板′ａ度よりも１〜２桁高く設定されている。
また、前記Ｎ１型領域１２は配線層を介して入力パッド
に接続されると共に、基板１の他の領域に形成されたＭ
ＯＳトランジスタのゲート電極に接続されている。
に接続されると共に、基板１の他の領域に形成されたＭ
ＯＳトランジスタのゲート電極に接続されている。
そして、前記Ｎ型不純物領域１２とその周囲のＰ型領域
との間のブレーナ接合が保護ダイオードを構成しており
、該保護ダイオードは第２図で説明したと同様の入力保
！能を発揮する。
との間のブレーナ接合が保護ダイオードを構成しており
、該保護ダイオードは第２図で説明したと同様の入力保
！能を発揮する。
上記実施例のゲート保護ダイオードでは、Ｎ＋型不純物
領域１２のブレーナ接合底面に接してＰ１型不純物領１
ｉｉｔ１３が設けられているため、ブレーナ接合底面部
分の逆方向耐圧が第２図のような通常のブレーナ（構造
の場合より多低くなっている。
領域１２のブレーナ接合底面に接してＰ１型不純物領１
ｉｉｔ１３が設けられているため、ブレーナ接合底面部
分の逆方向耐圧が第２図のような通常のブレーナ（構造
の場合より多低くなっている。
このＰ＋型領域１３による耐圧低下は該領域１３の不純
物濃度によって定まる。そして、既に報告されている種
々のデニタからすれば、上記実施例のようにＰ＋型不純
物領域１３の濃度を基板濃度よりも１〜２桁高く設定す
ることによって、接合底面の耐圧を接合表面のブレーク
ダウン耐圧よりも低くすることは十分に可能である。こ
うして上記実施例の保護ダイオードでは接合底面の耐圧
の方が接合表面の耐圧よりも低くなっているから、ブレ
ークダウン電流はブレーナ接合底面の広い面積を通して
流れ、従来のように接合表面の狭い線状領域を通して流
れることはない。従って、サージに印加による接合の永
久破壊は次の理由で顕著に抑制されることになる。
物濃度によって定まる。そして、既に報告されている種
々のデニタからすれば、上記実施例のようにＰ＋型不純
物領域１３の濃度を基板濃度よりも１〜２桁高く設定す
ることによって、接合底面の耐圧を接合表面のブレーク
ダウン耐圧よりも低くすることは十分に可能である。こ
うして上記実施例の保護ダイオードでは接合底面の耐圧
の方が接合表面の耐圧よりも低くなっているから、ブレ
ークダウン電流はブレーナ接合底面の広い面積を通して
流れ、従来のように接合表面の狭い線状領域を通して流
れることはない。従って、サージに印加による接合の永
久破壊は次の理由で顕著に抑制されることになる。
一般的に、ブレーナ接合の・表層部分で局部的にブレー
クダウン電流が流れると、該電流で発生しブレークダウ
ン電流で温度が高くなった部分に更に電流が集中するこ
とになる。第１図のような一般的な構造のブレーナ接合
では、この電流集中が接合表面の狭い線状領域に起こる
ため接合破壊が生じ易い。これに対し、上記実施例では
接合底面の広い面積を通してブレークダウン電流が流れ
るから正のフィードバックで接合の熱破壊が生じる際の
電流閾値が大きく、従って同、じサージ電圧が印加され
た場合にも接合の永久破壊は発生し難くなるのである。
クダウン電流が流れると、該電流で発生しブレークダウ
ン電流で温度が高くなった部分に更に電流が集中するこ
とになる。第１図のような一般的な構造のブレーナ接合
では、この電流集中が接合表面の狭い線状領域に起こる
ため接合破壊が生じ易い。これに対し、上記実施例では
接合底面の広い面積を通してブレークダウン電流が流れ
るから正のフィードバックで接合の熱破壊が生じる際の
電流閾値が大きく、従って同、じサージ電圧が印加され
た場合にも接合の永久破壊は発生し難くなるのである。
また、上記第１図の実施例では第３図〜第５図の従来例
のような問題も生じない。即ち、第３図〜第５図の構造
ではダイオード全体としての逆耐圧が高くなるため、所
定の電圧よりも高いサージが印加された場合にもブレー
クダウンを起さず。
のような問題も生じない。即ち、第３図〜第５図の構造
ではダイオード全体としての逆耐圧が高くなるため、所
定の電圧よりも高いサージが印加された場合にもブレー
クダウンを起さず。
保護ダイオードとしての本来的な搬面を果さなくなる可
能性があるが、上記実施例の場合にはブレーナ接合底面
の逆耐圧を適当な電圧にまで下げているためゲート保護
の機能を十分に発揮させることができるという利点を有
している。
能性があるが、上記実施例の場合にはブレーナ接合底面
の逆耐圧を適当な電圧にまで下げているためゲート保護
の機能を十分に発揮させることができるという利点を有
している。
次に上記実施例に特徴的な構造を形成するための方法に
ついて説明すると、この構造は例えば第６図（Ａ）〜（
Ｄ）に示すようにして形成することができる。まず、同
図（Ａ＞に示すようにシリコン基板１．１に選択的に砒
素をイオン注入した後、これを低温で熱拡゛敗すること
により接合の浅いＮ１型不純物領域１２′を形成する（
第６図（Ｂ）図示）。次いで該Ｎ４型不−純物°領、Ｌ
ｉｉ！１２’のやや下に分布中心がくるような条件でボ
ロンを選択的にイオン注入し、その後高温で熱拡散する
ことにより、第６図（Ｄ）に示すように第１図の実施例
に特徴的な構造を形成することができる。
ついて説明すると、この構造は例えば第６図（Ａ）〜（
Ｄ）に示すようにして形成することができる。まず、同
図（Ａ＞に示すようにシリコン基板１．１に選択的に砒
素をイオン注入した後、これを低温で熱拡゛敗すること
により接合の浅いＮ１型不純物領域１２′を形成する（
第６図（Ｂ）図示）。次いで該Ｎ４型不−純物°領、Ｌ
ｉｉ！１２’のやや下に分布中心がくるような条件でボ
ロンを選択的にイオン注入し、その後高温で熱拡散する
ことにより、第６図（Ｄ）に示すように第１図の実施例
に特徴的な構造を形成することができる。
第７図は本発明の他の実施例になるゲート保護ダイオー
ドを示す断面図である。この実施例は第４図の従来の構
造に本発明を適用したもので、Ｐ９型領域１３と接して
いる底面部分を除いて、Ｎ１型不純物置域１２の周囲が
ｒ４−型領域１４で包摂された二重拡散構造なつ゛てい
る。それ以外の構成は第１図の実施例と同じである。こ
の第７図の実施例ではブレーナ接合表層部分の耐圧が第
１図の実施例の場合よりも高いから、Ｐ＋型不純物領域
１３の濃度は第１図の場合よりも低くても、接合成面の
耐圧を接合表層部の耐圧よりも低くして相対的な耐圧条
件を満すことができる。また拡散深度が浅くて接合表層
部のブレークダ、ウン耐圧が低い場合にも、Ｎ−型領域
１４のｍ度や形状を変えることで保護ダイオードの逆方
向耐圧を適当な値に設定することができる。
ドを示す断面図である。この実施例は第４図の従来の構
造に本発明を適用したもので、Ｐ９型領域１３と接して
いる底面部分を除いて、Ｎ１型不純物置域１２の周囲が
ｒ４−型領域１４で包摂された二重拡散構造なつ゛てい
る。それ以外の構成は第１図の実施例と同じである。こ
の第７図の実施例ではブレーナ接合表層部分の耐圧が第
１図の実施例の場合よりも高いから、Ｐ＋型不純物領域
１３の濃度は第１図の場合よりも低くても、接合成面の
耐圧を接合表層部の耐圧よりも低くして相対的な耐圧条
件を満すことができる。また拡散深度が浅くて接合表層
部のブレークダ、ウン耐圧が低い場合にも、Ｎ−型領域
１４のｍ度や形状を変えることで保護ダイオードの逆方
向耐圧を適当な値に設定することができる。
第８図は本発明を第５図の従来の構造に適用した更に５
ｊＪ′の実施例を示す断面図で、Ｎ＋型不純物領域１２
の表層部分周囲にのみＮ−型領域１４′を形成したもの
である。この実施例でも第７図の実施例と同様の効果が
得られ、特にＰ＋型不純物領域１３の濃度は第７図の場
合よりも更に低くてすむ。 − なお、上記の実施例は何れもＰ型基板を用いているが、
本発明のゲート保護ダイオードはＮ型基板を用いて同様
に構成できることはいうまでもない。
ｊＪ′の実施例を示す断面図で、Ｎ＋型不純物領域１２
の表層部分周囲にのみＮ−型領域１４′を形成したもの
である。この実施例でも第７図の実施例と同様の効果が
得られ、特にＰ＋型不純物領域１３の濃度は第７図の場
合よりも更に低くてすむ。 − なお、上記の実施例は何れもＰ型基板を用いているが、
本発明のゲート保護ダイオードはＮ型基板を用いて同様
に構成できることはいうまでもない。
第１図は本発明の一実施例になるゲート保護ダイオード
を示す断面図、第２図はゲート保護ダイオードの最も基
本的な（を造を示す断面図、第３図〜第５図は夫々第２
図の構造を改良した従来のゲート保護ダイオードを示す
断面図、第６図ｔ （Ａ ）〜（Ｄ）は電１区の実施例
に特徴的な構造を°形成する方法の一例を示す説明図、
第７図および第８図は夫々本発明の池の実施例に、なる
ゲート保護ダイオードの断面図である。 １１・・・Ｐ型シリコン基板、１２．１２’・・・Ｎ＋
型不純物領域、１３・・・Ｐ＋型不純物領域、１４゜１
４′・・・Ｎ−型不純物領域。 出願人代理人 弁理士 鈴江武彦 第１図 一 第。図 ｉｓ図 第６図 １ＮＩＮｉｌｉｌ ｉｌｌｉＨ
を示す断面図、第２図はゲート保護ダイオードの最も基
本的な（を造を示す断面図、第３図〜第５図は夫々第２
図の構造を改良した従来のゲート保護ダイオードを示す
断面図、第６図ｔ （Ａ ）〜（Ｄ）は電１区の実施例
に特徴的な構造を°形成する方法の一例を示す説明図、
第７図および第８図は夫々本発明の池の実施例に、なる
ゲート保護ダイオードの断面図である。 １１・・・Ｐ型シリコン基板、１２．１２’・・・Ｎ＋
型不純物領域、１３・・・Ｐ＋型不純物領域、１４゜１
４′・・・Ｎ−型不純物領域。 出願人代理人 弁理士 鈴江武彦 第１図 一 第。図 ｉｓ図 第６図 １ＮＩＮｉｌｉｌ ｉｌｌｉＨ
Claims (1)
- 第一導電型の半導体基板と、該半導体基板の表層に形
成された第二導電型不純物領域と、該第二導電型不純物
領域の底面に接してその下に形成された第一導電型の高
濃度不純物領域と、前記第二導電型不純物領域を入力パ
ッドに接続する配線層と、前記半導体基板の他の領域に
形成されている絶縁ゲート型電界効果トランジスタのゲ
ート電極に前記第二導電型不純物領域を接続する配線層
とを具備したことを特徴とするゲート保護ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15671484A JPS6135568A (ja) | 1984-07-27 | 1984-07-27 | ゲ−ト保護ダイオ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15671484A JPS6135568A (ja) | 1984-07-27 | 1984-07-27 | ゲ−ト保護ダイオ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135568A true JPS6135568A (ja) | 1986-02-20 |
Family
ID=15633730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15671484A Pending JPS6135568A (ja) | 1984-07-27 | 1984-07-27 | ゲ−ト保護ダイオ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135568A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129779A (ja) * | 1989-07-12 | 1991-06-03 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| DE10343681A1 (de) * | 2003-09-18 | 2005-05-12 | Atmel Germany Gmbh | Halbleiterstruktur und deren Verwendung, insbesondere zum Begrenzen von Überspannungen |
| EP1734161A2 (en) | 2005-06-02 | 2006-12-20 | Kabushiki Kaisha Toyota Jidoshokki | Fiber bundle guiding device in spinning machine, and draft machine of spinning frame |
| US8907424B2 (en) | 2012-04-10 | 2014-12-09 | Mitsubishi Electric Corporation | Protection diode |
| JP2017098336A (ja) * | 2015-11-19 | 2017-06-01 | 株式会社東海理化電機製作所 | 半導体集積回路及びその製造方法 |
-
1984
- 1984-07-27 JP JP15671484A patent/JPS6135568A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129779A (ja) * | 1989-07-12 | 1991-06-03 | Fuji Electric Co Ltd | 高耐圧半導体装置 |
| DE10343681A1 (de) * | 2003-09-18 | 2005-05-12 | Atmel Germany Gmbh | Halbleiterstruktur und deren Verwendung, insbesondere zum Begrenzen von Überspannungen |
| US7009256B2 (en) | 2003-09-18 | 2006-03-07 | Atmel Germany Gmbh | Semiconductor over-voltage protection structure for integrated circuit and for diode |
| DE10343681B4 (de) * | 2003-09-18 | 2007-08-09 | Atmel Germany Gmbh | Halbleiterstruktur und deren Verwendung, insbesondere zum Begrenzen von Überspannungen |
| EP1734161A2 (en) | 2005-06-02 | 2006-12-20 | Kabushiki Kaisha Toyota Jidoshokki | Fiber bundle guiding device in spinning machine, and draft machine of spinning frame |
| US8907424B2 (en) | 2012-04-10 | 2014-12-09 | Mitsubishi Electric Corporation | Protection diode |
| US9202908B2 (en) | 2012-04-10 | 2015-12-01 | Mitsubishi Electric Corporation | Protection diode |
| US9202907B2 (en) | 2012-04-10 | 2015-12-01 | Mitsubishi Electric Corporation | Protection diode |
| JP2017098336A (ja) * | 2015-11-19 | 2017-06-01 | 株式会社東海理化電機製作所 | 半導体集積回路及びその製造方法 |
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