JPS6139295A - 記憶回路 - Google Patents
記憶回路Info
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- JPS6139295A JPS6139295A JP15981084A JP15981084A JPS6139295A JP S6139295 A JPS6139295 A JP S6139295A JP 15981084 A JP15981084 A JP 15981084A JP 15981084 A JP15981084 A JP 15981084A JP S6139295 A JPS6139295 A JP S6139295A
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- JP
- Japan
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- output
- output buffer
- buffer circuits
- successively
- phi2
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- Pending
Links
- 230000015654 memory Effects 0.000 title description 7
- 230000004913 activation Effects 0.000 claims description 18
- 230000003213 activating effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は記憶回路に関し、特にその出力回路に関する。
（従来の技術）
従来、半導体記憶回路において、１ビツト出力の出力回
路ではメモリセルからの信号をセンスアンプで増幅し、
更にデータアンプで増幅し、出力バッファ回路に供給す
る方式が採用されてしる。
路ではメモリセルからの信号をセンスアンプで増幅し、
更にデータアンプで増幅し、出力バッファ回路に供給す
る方式が採用されてしる。
この方式では出力バッ７アを活性化する信号を必要とし
、活性化信号が１？イクルすると１個のセルデータが出
力される。
、活性化信号が１？イクルすると１個のセルデータが出
力される。
第３図は従来の出力バッファ回路の活性化信号と出力信
号のタイミング図である。
号のタイミング図である。
活性化信号φの立下りからある一定時間経過すると出力
信号Ｉ）ｏｔｒｒ が出力される。
信号Ｉ）ｏｔｒｒ が出力される。
（発明が解決しようとする問題点）
この従来方式で杜、あるセルデータを出力してから、次
のセルデータを出力するまでの時間は、活性化信号φに
よって決定されることになり、ダイナミックメモリの様
に大容量でかつ高速化が要求される半導体記憶回路で杜
、アクセス時間は限界がある。つまり、出力バッファ回
路はセルデータの“１″、“０”判定をする時間の他に
プリチャージ時間が必要であるため、出力バッファ回路
が１個だけの場合には、データを出力する時間の他にプ
リチャ」ジ時間などの待ち時間が必要である。
のセルデータを出力するまでの時間は、活性化信号φに
よって決定されることになり、ダイナミックメモリの様
に大容量でかつ高速化が要求される半導体記憶回路で杜
、アクセス時間は限界がある。つまり、出力バッファ回
路はセルデータの“１″、“０”判定をする時間の他に
プリチャージ時間が必要であるため、出力バッファ回路
が１個だけの場合には、データを出力する時間の他にプ
リチャ」ジ時間などの待ち時間が必要である。
このため、アクセスが遅くなり、動作速度が遅く＝なる
という欠点があった。
という欠点があった。
本発明の目的は、出力パスラインに出力２７７７回路を
複数個並列接続し、タイミングをずらして順次活性化す
ることにより高速アクセスが可能な出力回路を含む記憶
回路を提供することにある。
複数個並列接続し、タイミングをずらして順次活性化す
ることにより高速アクセスが可能な出力回路を含む記憶
回路を提供することにある。
（問題点を解決するための手段）
本発明の記憶回路は、内部発生のデータを入力する入力
端子に並列に接続される複数組の出力パスラインと、該
出力パスラインの各組にそれぞれ接続しかつ各々に活性
化信号が入力されて順次活性化される複数の出力２７７
７回路と、前記出力パスラインの各々に接続し制御信号
の入力によって前記内部発生のデータを前記出力２７７
７回路に供給するスイッチング素子とを含む出力回路を
有することを特徴とする。
端子に並列に接続される複数組の出力パスラインと、該
出力パスラインの各組にそれぞれ接続しかつ各々に活性
化信号が入力されて順次活性化される複数の出力２７７
７回路と、前記出力パスラインの各々に接続し制御信号
の入力によって前記内部発生のデータを前記出力２７７
７回路に供給するスイッチング素子とを含む出力回路を
有することを特徴とする。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例のブロック図である。
この実施例は、内部発生のデータＤＩＮを入力する入力
端子１，１′に並列に接続される複数組の出力パスライ
ン（５，５’）、 （６，６’）と、この出力パスラ
インの各組にそれぞれ接続しかつ各々に活性化信号φ′
、φ“が入力されて順次活性化される複数の出力バッフ
ァ回路３．４と、出力パスラインの各々に接続し制御信
号φｌ、φ２の入力によって内部発生のデータＤＩＮ
を出力バッファ回路３．４に供給するスイッチング素子
５ｗ１−５ｗ、とを含む出力回路を設けることにより構
成される。
端子１，１′に並列に接続される複数組の出力パスライ
ン（５，５’）、 （６，６’）と、この出力パスラ
インの各組にそれぞれ接続しかつ各々に活性化信号φ′
、φ“が入力されて順次活性化される複数の出力バッフ
ァ回路３．４と、出力パスラインの各々に接続し制御信
号φｌ、φ２の入力によって内部発生のデータＤＩＮ
を出力バッファ回路３．４に供給するスイッチング素子
５ｗ１−５ｗ、とを含む出力回路を設けることにより構
成される。
第２図は第１図に示す実施例に入力される制御信号及び
活性化信号のタイミング図である。
活性化信号のタイミング図である。
スイッチング素子ＳＷ１〜８Ｗ、は制御信号φｌ。
φ２によって順次オ／、オフを行ない、また出力バッフ
ァ回路３，４はそれぞれに入力されている活性化信号φ
′、φ“により順次活性化される。制御信号φ１．φ雪
、活性化信号φ′、φ′のタイミングを第２図に示すよ
うに順番に立上り、立下るよりに設計しておくと、デー
タＤＩＮは制御信号φ１．φりによつて異な゛る出力バ
ッファ回路に順次供給されることになる。従って、最初
のセルデータを読出してから次のセルデータが続出され
るまでの間の出力バッファ回路３，４のプリチャージ時
間は池の出力バッファ回路の出力時間に振替えられるの
で。
ァ回路３，４はそれぞれに入力されている活性化信号φ
′、φ“により順次活性化される。制御信号φ１．φ雪
、活性化信号φ′、φ′のタイミングを第２図に示すよ
うに順番に立上り、立下るよりに設計しておくと、デー
タＤＩＮは制御信号φ１．φりによつて異な゛る出力バ
ッファ回路に順次供給されることになる。従って、最初
のセルデータを読出してから次のセルデータが続出され
るまでの間の出力バッファ回路３，４のプリチャージ時
間は池の出力バッファ回路の出力時間に振替えられるの
で。
見掛上プリチャージ時間が節約されたようになる。
それ故、高速アクセスが可能となる。
従来の出力バッファ回路１個当りの活性化のタイミング
ナイクルｅＴｃとすると、この実施例の出力バッファ回
路１個当りの活性化のだめのサイクルは、２ Ｘ Ｔ
ｃとなる。このことは活性化に要する時間を長くとれる
ことが許容されることを意味し、出力バラフッ回路の活
性化信号の設計が容易になることを示す。つまＶ、活性
化のタイミングの設計が容易になる。
ナイクルｅＴｃとすると、この実施例の出力バッファ回
路１個当りの活性化のだめのサイクルは、２ Ｘ Ｔ
ｃとなる。このことは活性化に要する時間を長くとれる
ことが許容されることを意味し、出力バラフッ回路の活
性化信号の設計が容易になることを示す。つまＶ、活性
化のタイミングの設計が容易になる。
（発明の効果）
以上詳細に説明したように、本発明によれば、読出され
たデータを時分割で異なる出力バッファ回路に順次振分
けるようにしたので１ビット当りの続出し時間を短縮で
きる出力回路が得られるので高速アクセスが可能でしか
も制御信号のタイミングの設計が容易となる記憶回路が
得られる。
たデータを時分割で異なる出力バッファ回路に順次振分
けるようにしたので１ビット当りの続出し時間を短縮で
きる出力回路が得られるので高速アクセスが可能でしか
も制御信号のタイミングの設計が容易となる記憶回路が
得られる。
第１図は本発明の一実施例のブ日ツク図、第２図は第１
図に示す実施例に入力する制御信号と活性化信号のタイ
ミング図、第３図は従来の出力バッファ回路の活性化信
号と出力信号のタイミング図である。 １．１′・・・・・・入力端子、２，２′・・・・・・
出力端子、３゜４・・・・・・出力バッファ回路、５．
５’、 ６．６’・・・・・・出力バスライン、８Ｗ１
〜ＳＷ、 ・・・・・・スイッチング素子、φ１．φ
２・・・・・・制御信号、φ′、φ“・・・・・・活性
化信号。
図に示す実施例に入力する制御信号と活性化信号のタイ
ミング図、第３図は従来の出力バッファ回路の活性化信
号と出力信号のタイミング図である。 １．１′・・・・・・入力端子、２，２′・・・・・・
出力端子、３゜４・・・・・・出力バッファ回路、５．
５’、 ６．６’・・・・・・出力バスライン、８Ｗ１
〜ＳＷ、 ・・・・・・スイッチング素子、φ１．φ
２・・・・・・制御信号、φ′、φ“・・・・・・活性
化信号。
Claims (1)
- 内部発生のデータを入力する入力端子に並列に接続さ
れる複数組の出力バスラインと、該出力バスラインの各
組にそれぞれ接続しかつ各々に活性化信号が入力されて
順次活性化される複数の出力バッファ回路と、前記出力
バスラインの各々に接続し制御信号の入力によって前記
内部発生のデータを前記出力バッファ回路に供給するス
イッチング素子とを含む出力回路を有することを特徴と
する記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15981084A JPS6139295A (ja) | 1984-07-30 | 1984-07-30 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15981084A JPS6139295A (ja) | 1984-07-30 | 1984-07-30 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139295A true JPS6139295A (ja) | 1986-02-25 |
Family
ID=15701747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15981084A Pending JPS6139295A (ja) | 1984-07-30 | 1984-07-30 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139295A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128292A (ja) * | 1987-11-13 | 1989-05-19 | Sanyo Electric Co Ltd | 半導体記憶回路 |
| US5287327A (en) * | 1990-11-20 | 1994-02-15 | Oki Electric Industry Co., Ltd. | Synchronous dynamic random access memory |
-
1984
- 1984-07-30 JP JP15981084A patent/JPS6139295A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128292A (ja) * | 1987-11-13 | 1989-05-19 | Sanyo Electric Co Ltd | 半導体記憶回路 |
| US5287327A (en) * | 1990-11-20 | 1994-02-15 | Oki Electric Industry Co., Ltd. | Synchronous dynamic random access memory |
| US5430688A (en) * | 1990-11-20 | 1995-07-04 | Oki Electric Industry Co., Ltd. | Synchronous dynamic random access memory |
| US5521879A (en) * | 1990-11-20 | 1996-05-28 | Oki Electric Industry Co., Ltd. | Synchronous dynamic random acess memory |
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