JPS6140026A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6140026A JPS6140026A JP59162688A JP16268884A JPS6140026A JP S6140026 A JPS6140026 A JP S6140026A JP 59162688 A JP59162688 A JP 59162688A JP 16268884 A JP16268884 A JP 16268884A JP S6140026 A JPS6140026 A JP S6140026A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- epitaxial growth
- epitaxial layer
- type
- buried
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体層の中に低抵抗のゲート層が埋め込ま
れた酵造を有する半導体装置の製造方法について、ゲー
ト層及び前記半導体層の表面にエピタキシャル成長層を
形成する工程に利用される製造方法に関するものである
。
れた酵造を有する半導体装置の製造方法について、ゲー
ト層及び前記半導体層の表面にエピタキシャル成長層を
形成する工程に利用される製造方法に関するものである
。
従来の技術
半導体装置の製造において、半導体層の表面部にゲート
層を例′えば拡散により形成し、更に半導体層及びゲー
ト層の表面にエピタキシャル成長層を形成してゲート層
を埋め込む場合がある。埋め込みゲート層を備えた半導
体装置として、例えば第２図に示すような構造をもった
ゲートターンオフサイリスタ（以下「ＧＴＯサイリスタ
」とい：う。）が知られている。同図においてＰｌはＰ
型のアノード層、ＮＩＦｉＮ型の半導体層、Ｐ２はＰ型
のベース層、ＰｉｊＰ型のゲート層Ｐはエピタキシャル
成長層、Ｎ２１Ｎ型のカソード層である。従来ゲート層
Ｐ＋を埋め込むためには、ゲート層Ｐ＋をベース層Ｐ２
の表面部に形成しｔ後ベース層Ｐ２及びゲート層Ｖの表
面にエピタキシャル成長法によりエピタキシャル成長層
Ｐを所望の厚さに形成することによって行われている。
層を例′えば拡散により形成し、更に半導体層及びゲー
ト層の表面にエピタキシャル成長層を形成してゲート層
を埋め込む場合がある。埋め込みゲート層を備えた半導
体装置として、例えば第２図に示すような構造をもった
ゲートターンオフサイリスタ（以下「ＧＴＯサイリスタ
」とい：う。）が知られている。同図においてＰｌはＰ
型のアノード層、ＮＩＦｉＮ型の半導体層、Ｐ２はＰ型
のベース層、ＰｉｊＰ型のゲート層Ｐはエピタキシャル
成長層、Ｎ２１Ｎ型のカソード層である。従来ゲート層
Ｐ＋を埋め込むためには、ゲート層Ｐ＋をベース層Ｐ２
の表面部に形成しｔ後ベース層Ｐ２及びゲート層Ｖの表
面にエピタキシャル成長法によりエピタキシャル成長層
Ｐを所望の厚さに形成することによって行われている。
発明が解決しようとする問題点
ところでこのような製造方法においては、埋め込みゲー
ト層Ｐからエピタキシャル成長層Ｐへのオートドーピン
グとエピタキシャル成長層Ｐ−の積層欠陥との両方を抑
制することが非常に困難であるという問題がある。その
理由は、ゲート層Ｐ＋ハ通常低抵抗とするために高濃度
（１Ｑ１９ ａｔｏｍｓ／ ｔＡ以上）の不純物層によ
り形成されているため、高温でエピタキシャル成長を行
うと上記のオートドーピングが促進されてしまう。一方
エビタキシャル成長層Ｐ−の積層欠陥を抑制するために
はエピタキシャル成長温度ｔ−低くすることが必要であ
や、従ってオートドーピングと積層欠陥との両方を抑制
することが困難になる。
ト層Ｐからエピタキシャル成長層Ｐへのオートドーピン
グとエピタキシャル成長層Ｐ−の積層欠陥との両方を抑
制することが非常に困難であるという問題がある。その
理由は、ゲート層Ｐ＋ハ通常低抵抗とするために高濃度
（１Ｑ１９ ａｔｏｍｓ／ ｔＡ以上）の不純物層によ
り形成されているため、高温でエピタキシャル成長を行
うと上記のオートドーピングが促進されてしまう。一方
エビタキシャル成長層Ｐ−の積層欠陥を抑制するために
はエピタキシャル成長温度ｔ−低くすることが必要であ
や、従ってオートドーピングと積層欠陥との両方を抑制
することが困難になる。
本発明はこのような問題点を解決するためになされた吃
のであり、埋め込みゲート層からのオートドーピングと
エピタキシャル成長層の積層欠陥の発生の両方を簡単な
プロセスで抑制することのできる半導体装置の製造方法
を提供することを目的とするものでおる。
のであり、埋め込みゲート層からのオートドーピングと
エピタキシャル成長層の積層欠陥の発生の両方を簡単な
プロセスで抑制することのできる半導体装置の製造方法
を提供することを目的とするものでおる。
問題点を解決するための手段
本発明は、エピタキシャル成長層を形成する工程が、低
温雰囲気にて半導体層及びゲート層の表面に薄い第１の
エピタキシャル成長層を形成する工程と、次いでハロゲ
ン元素を含むガスの高温雰囲気中に前記第１のエピタキ
シャル成長層を存在させる工程と、その後高温雰囲気に
て前記第１のエピタキシャル成長層の表面に所望の、厚
さの第２゜０工ピタキシヤル成長層を形成する工程とを
含む工程としたものである。
温雰囲気にて半導体層及びゲート層の表面に薄い第１の
エピタキシャル成長層を形成する工程と、次いでハロゲ
ン元素を含むガスの高温雰囲気中に前記第１のエピタキ
シャル成長層を存在させる工程と、その後高温雰囲気に
て前記第１のエピタキシャル成長層の表面に所望の、厚
さの第２゜０工ピタキシヤル成長層を形成する工程とを
含む工程としたものである。
以下図面により本発明ｔ−ＧＴＯサイリスタの製造を行
う場合に適用した例を示す。
う場合に適用した例を示す。
ＧＴＯサイリスタの製造例においては、先ず例えばＮ型
シリコンウェハーの両面にＰ型不純物を拡散してＰ型の
半導体層を形成し、そのうちのベース層となる半導体層
Ｐ２内に、第１１囚に示すように高濃度のＰ型不純物よ
り成る低抵抗のゲート層Ｐ＋を表面が露出するように埋
め込み、そしてベース層Ｐ２及びゲート層Ｐ＋の表面に
エピタキシャル成長法により、低温雰囲気にて薄い第１
の工＋ ビタキンヤル成長層１を形成する。ゲート層Ｐの埋め込
みは、例えばベース層Ｐ２の表面からマスクを利用して
選択的に不純物を熱拡散させることによって行われる。
シリコンウェハーの両面にＰ型不純物を拡散してＰ型の
半導体層を形成し、そのうちのベース層となる半導体層
Ｐ２内に、第１１囚に示すように高濃度のＰ型不純物よ
り成る低抵抗のゲート層Ｐ＋を表面が露出するように埋
め込み、そしてベース層Ｐ２及びゲート層Ｐ＋の表面に
エピタキシャル成長法により、低温雰囲気にて薄い第１
の工＋ ビタキンヤル成長層１を形成する。ゲート層Ｐの埋め込
みは、例えばベース層Ｐ２の表面からマスクを利用して
選択的に不純物を熱拡散させることによって行われる。
次いでハロゲン元素を含むガス例えば塩素ガスと酸素ガ
スとの混合ガスの高温雰囲気中に第１のエピタキシャル
成長層１ｔ−存在させる。この工程においては、・第１
のエピタキシャル成長層１の形成工程中に当該成長層１
内に生じた積層欠醋１１塩素ガスのゲッタリング作用に
よりをり除かれる（第１図（ロ）参照）。即ちこの工程
における高温雰囲気とは、ゲッタリング作用が得られる
に必要な温度雰囲気である。更にこの実施例では酸素ガ
スをも使用しているので第１のエピタキシャル成長層１
の表面に酸化膜が形成されており、このため次のエピタ
キシャル成長を行う前にこの酸化膜を除去する。そして
酸化膜を除去した後第１図０に示すように高温雰囲気に
て前記第１のエピタキシャル成長層１の表面に所望の厚
さ！ の第２のエピタキシャル成長層を形成する。
スとの混合ガスの高温雰囲気中に第１のエピタキシャル
成長層１ｔ−存在させる。この工程においては、・第１
のエピタキシャル成長層１の形成工程中に当該成長層１
内に生じた積層欠醋１１塩素ガスのゲッタリング作用に
よりをり除かれる（第１図（ロ）参照）。即ちこの工程
における高温雰囲気とは、ゲッタリング作用が得られる
に必要な温度雰囲気である。更にこの実施例では酸素ガ
スをも使用しているので第１のエピタキシャル成長層１
の表面に酸化膜が形成されており、このため次のエピタ
キシャル成長を行う前にこの酸化膜を除去する。そして
酸化膜を除去した後第１図０に示すように高温雰囲気に
て前記第１のエピタキシャル成長層１の表面に所望の厚
さ！ の第２のエピタキシャル成長層を形成する。
ここで第１のエピタキシャル成長層１の形成工程におけ
る低温雰囲気とは、ゲート層Ｐから第１のエピタキシャ
ル成長層１へのオートドーピングが抑制される温度雰囲
気例えば１１００℃であり、また第２のエピタキシャル
成長層２の形成工程における高温雰囲気とは、積層欠陥
の発生が抑制される温度雰囲気例えば１２００℃である
。
る低温雰囲気とは、ゲート層Ｐから第１のエピタキシャ
ル成長層１へのオートドーピングが抑制される温度雰囲
気例えば１１００℃であり、また第２のエピタキシャル
成長層２の形成工程における高温雰囲気とは、積層欠陥
の発生が抑制される温度雰囲気例えば１２００℃である
。
次に具体的な製造例を述べる。先ずＮ型シリコンウェハ
ーの両面にガリクムを拡散してＰ型の半導体層を形成し
、そのうちのペース層となるべき□一方の半導体層Ｐ２
にボロンを選択的に拡散して表面濃Ｋ １０ ” ａ
ｔ Ｏｍｓ／ ｄｉのゲート層Ｐの表面に１μｍＯＩＦ
、 １のエピタキシャル成長層を形成した。
ーの両面にガリクムを拡散してＰ型の半導体層を形成し
、そのうちのペース層となるべき□一方の半導体層Ｐ２
にボロンを選択的に拡散して表面濃Ｋ １０ ” ａ
ｔ Ｏｍｓ／ ｄｉのゲート層Ｐの表面に１μｍＯＩＦ
、 １のエピタキシャル成長層を形成した。
その後１０！Ｉ（体積チ）の塩化水素ガスを添加した酸
素ガス中であって、高温雰囲気例えば１１５０℃の雰囲
気中に第１″のエピタキシャル成長層を・１時間存在せ
しめた。そして第１のエピタキシャル成長層の表面に形
成された酸化珪素膜を除去した後、四塩化珪素を用い、
高温雰囲気例えば１２００℃の雰囲気中でエピタキシャ
ル成長を行い、ＩＦ１のエピタキシャル成長層の表面に
加μｍの第２のエピタキシャル成長層を形成した。こう
して得られたエピタキシャル成長層を評価したところ、
オートドーピングは検出されず、ま積層欠陥密度は従来
の場合の１％程度であった。
素ガス中であって、高温雰囲気例えば１１５０℃の雰囲
気中に第１″のエピタキシャル成長層を・１時間存在せ
しめた。そして第１のエピタキシャル成長層の表面に形
成された酸化珪素膜を除去した後、四塩化珪素を用い、
高温雰囲気例えば１２００℃の雰囲気中でエピタキシャ
ル成長を行い、ＩＦ１のエピタキシャル成長層の表面に
加μｍの第２のエピタキシャル成長層を形成した。こう
して得られたエピタキシャル成長層を評価したところ、
オートドーピングは検出されず、ま積層欠陥密度は従来
の場合の１％程度であった。
発明の効果
以上のように本発明は、エピタキシャル成長層、 程
を、低温雰囲気で薄い第１のエピタキシャル成長層を形
成する工程と高温雰囲気で第１のエピタキシャル成長層
の表面に所望の厚さの第２のエピタキシャル成長層を形
成する工程とに分割し、その工程の間にハロゲン元素を
含むガスを用いたゲッタリングプロセスを行うようにし
ている。従って第１のエピタキシャル成長層の形成は低
温雰囲気で行われるのでゲート層からのオートドーピン
グを抑制することができ、その後の主たる第２のエピタ
キシャル成長層の形成においては、ゲート層が既に第１
のエピタキシャル成長層により埋め込まれているので、
ゲート層からの第２のエピタキシャル成長層へのオート
ドーピングはもはや生じない。そして第１の”エピタキ
シャル成長層内に生じた積層欠陥は、当該成長層が薄い
ので続くゲッタリングプロセスで容易にをり除くことが
できる。しかも第２のエピタキシャル成長層の形成工程
においては、成長温度が高温であり、その１先のゲッタ
リングプロセスにより下地の積層欠陥の核が減少してい
ることも加わって積層欠陥の発生が抑制される。この結
果埋め込み′ゲート層からのオートドーピングとエピタ
キシャル成長層の発生の両方を簡単なプロセスで抑制す
ることができる。
を、低温雰囲気で薄い第１のエピタキシャル成長層を形
成する工程と高温雰囲気で第１のエピタキシャル成長層
の表面に所望の厚さの第２のエピタキシャル成長層を形
成する工程とに分割し、その工程の間にハロゲン元素を
含むガスを用いたゲッタリングプロセスを行うようにし
ている。従って第１のエピタキシャル成長層の形成は低
温雰囲気で行われるのでゲート層からのオートドーピン
グを抑制することができ、その後の主たる第２のエピタ
キシャル成長層の形成においては、ゲート層が既に第１
のエピタキシャル成長層により埋め込まれているので、
ゲート層からの第２のエピタキシャル成長層へのオート
ドーピングはもはや生じない。そして第１の”エピタキ
シャル成長層内に生じた積層欠陥は、当該成長層が薄い
ので続くゲッタリングプロセスで容易にをり除くことが
できる。しかも第２のエピタキシャル成長層の形成工程
においては、成長温度が高温であり、その１先のゲッタ
リングプロセスにより下地の積層欠陥の核が減少してい
ることも加わって積層欠陥の発生が抑制される。この結
果埋め込み′ゲート層からのオートドーピングとエピタ
キシャル成長層の発生の両方を簡単なプロセスで抑制す
ることができる。
第１図（〜〜０は本発明方法を段階的に示す工程図、第
２図はゲートターンオフサイリスタの構造を示す構造図
である。 Ｐ２・・・ベースＩＬ ｐ＋−・・ゲート層、Ｐ−・・
・エピタキシャル成長層、１・・・第１のエピタキシャ
ル成長層、２・・・＠２のエピタキシャル成長層、３・
・・積層欠陥。
２図はゲートターンオフサイリスタの構造を示す構造図
である。 Ｐ２・・・ベースＩＬ ｐ＋−・・ゲート層、Ｐ−・・
・エピタキシャル成長層、１・・・第１のエピタキシャ
ル成長層、２・・・＠２のエピタキシャル成長層、３・
・・積層欠陥。
Claims (1)
- 半導体層内に表面が露出するよう低抵抗のゲート層を
埋め込み、前記半導体層及びゲート層の表面にエピタキ
シャル成長法によつてエピタキシャル成長層を形成する
工程を含む半導体装置の製造方法において、前記エピタ
キシャル成長層を形成する工程は、低温雰囲気にて前記
半導体層及びゲート層の表面に薄い第１のエピタキシャ
ル成長層を形成する工程と、次いでハロゲン元素を含む
ガスの高温雰囲気中に前記第１のエピタキシャル成長層
を存在させる工程と、その後高温雰囲気にて前記第１の
エピタキシャル成長層の表面に所望の厚さの第２のエピ
タキシャル成長層を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59162688A JPH0685390B2 (ja) | 1984-07-31 | 1984-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59162688A JPH0685390B2 (ja) | 1984-07-31 | 1984-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6140026A true JPS6140026A (ja) | 1986-02-26 |
| JPH0685390B2 JPH0685390B2 (ja) | 1994-10-26 |
Family
ID=15759406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59162688A Expired - Lifetime JPH0685390B2 (ja) | 1984-07-31 | 1984-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685390B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225355A (en) * | 1988-02-26 | 1993-07-06 | Fujitsu Limited | Gettering treatment process |
-
1984
- 1984-07-31 JP JP59162688A patent/JPH0685390B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225355A (en) * | 1988-02-26 | 1993-07-06 | Fujitsu Limited | Gettering treatment process |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685390B2 (ja) | 1994-10-26 |
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