JPS6141226A - 従属同期型分周器 - Google Patents
従属同期型分周器Info
- Publication number
- JPS6141226A JPS6141226A JP16289784A JP16289784A JPS6141226A JP S6141226 A JPS6141226 A JP S6141226A JP 16289784 A JP16289784 A JP 16289784A JP 16289784 A JP16289784 A JP 16289784A JP S6141226 A JPS6141226 A JP S6141226A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- frequency
- signal
- loop circuit
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、外部基準信号に位相同期化させるディジタル
・フェーズ・ロック・ループ回路を有し、複数の分周器
を従属同期化させて、複数の異なる周波数の信号を分周
出力する従属同期型分周器に関するものである。
・フェーズ・ロック・ループ回路を有し、複数の分周器
を従属同期化させて、複数の異なる周波数の信号を分周
出力する従属同期型分周器に関するものである。
ディジタル伝送システム等に於いては、受信データから
クロック信号を抽出し、そのクロック信号に位相同期化
させた複数の異なる周波数の信号を出力する必要がある
ことが多し；ものである。その場合は、複数の分周比の
異なる分周器を設けて従属同期化させ、所望の周波数の
分周出力信□号を得るものであった。
クロック信号を抽出し、そのクロック信号に位相同期化
させた複数の異なる周波数の信号を出力する必要がある
ことが多し；ものである。その場合は、複数の分周比の
異なる分周器を設けて従属同期化させ、所望の周波数の
分周出力信□号を得るものであった。
例えば、第２図に示すように、発振器１からの基準クロ
ック信号を分周器２２により１／２に分周して、それぞ
れ１８０度め位相差のクロック信号を位相選択回路（Ｐ
Ｓ）２３に加え、この位相選択回路２３で選択出力され
たクロック信号を分周器２４．２７に加えて、それぞれ
１／Ｍ、１／Ｎに分周し、分周器２４の分周出力を更に
分周器２５により１／２に分周して、デユーティ５０％
の出力信号０ＵＴＩとし、分周器２７の分周出力を出力
信号０ＵＴ２とし、更に分周器２８により１／４に分周
して、デユーティ５０％の出力信号０ＵＴ３とし、出力
信号０ＵＴＩを位相比較器（ＰＣ）２６に加えて、抽出
クロック信号等の外部基準信号ＲＥＦと位相比較し、比
較出力を位相選択回路２３に加えて、分周器２１の分周
出力信号を選択出力させるーことにより、ディジタル・
フェーズ・ロック・ループ回路を構成している。
ック信号を分周器２２により１／２に分周して、それぞ
れ１８０度め位相差のクロック信号を位相選択回路（Ｐ
Ｓ）２３に加え、この位相選択回路２３で選択出力され
たクロック信号を分周器２４．２７に加えて、それぞれ
１／Ｍ、１／Ｎに分周し、分周器２４の分周出力を更に
分周器２５により１／２に分周して、デユーティ５０％
の出力信号０ＵＴＩとし、分周器２７の分周出力を出力
信号０ＵＴ２とし、更に分周器２８により１／４に分周
して、デユーティ５０％の出力信号０ＵＴ３とし、出力
信号０ＵＴＩを位相比較器（ＰＣ）２６に加えて、抽出
クロック信号等の外部基準信号ＲＥＦと位相比較し、比
較出力を位相選択回路２３に加えて、分周器２１の分周
出力信号を選択出力させるーことにより、ディジタル・
フェーズ・ロック・ループ回路を構成している。
このディジタル・フェーズ・ロック・ループ回路に於け
る位相選択回路２３の選択出力信号は、１８０度位相差
のクロック信号の１７２周期単位で位相調整された信号
となり、出力用分周器を構成する分周器２４．２７に入
力されて分周される。分周器２４．２７は同一の入力信
号を分周するものであるから、それらの分周出力信号は
位相同期化されたものとなり、又入力信号は外部基準信
号ＲＥＦに位相同期化されるので、それぞれ周波数が異
なる分周出力信号０ＵＴＩ〜０ＵＴ３は、外部基準信号
ＲＥＦに位相同期化されたものとなる。
る位相選択回路２３の選択出力信号は、１８０度位相差
のクロック信号の１７２周期単位で位相調整された信号
となり、出力用分周器を構成する分周器２４．２７に入
力されて分周される。分周器２４．２７は同一の入力信
号を分周するものであるから、それらの分周出力信号は
位相同期化されたものとなり、又入力信号は外部基準信
号ＲＥＦに位相同期化されるので、それぞれ周波数が異
なる分周出力信号０ＵＴＩ〜０ＵＴ３は、外部基準信号
ＲＥＦに位相同期化されたものとなる。
〔発明が解決しようとする問題点３
発振器２１からの基準クロック信号の周波数をｆｃとす
ると、出力信号０ＵＴＩの周波数ｆｔ＋は、１／２の分
周器２２．１／Ｍの分周器２４及び１／２の分周器２５
により分周されたものであるから、ｆｔ３＝ｆｃ／８Ｎ
となり、出力信号０ＵＴ２の周波数ｆｔｇは、１／
２の分周器２２と１／Ｎの分周器２７により分周された
ものであるから、ｆｔｚ＝ｆｃ ／２Ｎ となる。又
出力信号０ＵＴ３の周波数ｆｔ＋は、１／２の分周器２
２．１／Ｎの分周器２７．１／４の分周器２８により分
周されたものであるから、ｆｔ３＝ｆｃ／８Ｎ とな
る。分周器２４．２７に共通に入力される信号周波数は
、それぞれ、の分周出力信号周波数の最小公倍数としな
ければならないものであり、各部に供給する出力信号０
ＵＴＩ〜０ＵＴ３の周波数ｒｔｌ〜ｆｔ３は予め決定さ
れているので、第２図の構成に於いては、発振器２１の
周波数ｆｃは、２ｆｔ＋と４ｆｔ３との最小公倍数の２
倍の周波数とする必要が生じる。
ると、出力信号０ＵＴＩの周波数ｆｔ＋は、１／２の分
周器２２．１／Ｍの分周器２４及び１／２の分周器２５
により分周されたものであるから、ｆｔ３＝ｆｃ／８Ｎ
となり、出力信号０ＵＴ２の周波数ｆｔｇは、１／
２の分周器２２と１／Ｎの分周器２７により分周された
ものであるから、ｆｔｚ＝ｆｃ ／２Ｎ となる。又
出力信号０ＵＴ３の周波数ｆｔ＋は、１／２の分周器２
２．１／Ｎの分周器２７．１／４の分周器２８により分
周されたものであるから、ｆｔ３＝ｆｃ／８Ｎ とな
る。分周器２４．２７に共通に入力される信号周波数は
、それぞれ、の分周出力信号周波数の最小公倍数としな
ければならないものであり、各部に供給する出力信号０
ＵＴＩ〜０ＵＴ３の周波数ｒｔｌ〜ｆｔ３は予め決定さ
れているので、第２図の構成に於いては、発振器２１の
周波数ｆｃは、２ｆｔ＋と４ｆｔ３との最小公倍数の２
倍の周波数とする必要が生じる。
出力信号周波数の組合せによっては、前述の最小公倍数
が非常に大きくなり、それによって、基準クロック信号
周波数ｆｃを非常に高（しなければならなくなることが
ある。そのような場合には、発振器２１１位相選択回路
２３１分周器２２゜２４．２７等の回路の動作速度・の
制約や経済的な点から、複数の周波数の信号を出力する
構成を実現できない場合が生じるものであった。
が非常に大きくなり、それによって、基準クロック信号
周波数ｆｃを非常に高（しなければならなくなることが
ある。そのような場合には、発振器２１１位相選択回路
２３１分周器２２゜２４．２７等の回路の動作速度・の
制約や経済的な点から、複数の周波数の信号を出力する
構成を実現できない場合が生じるものであった。
本発明は、比較的低い基準クロック信号周波数を用いて
、外部基準信号に位相同期化され且つ所望の周波数の信
号を分周出力できるようにすることを目的とするもので
ある。
、外部基準信号に位相同期化され且つ所望の周波数の信
号を分周出力できるようにすることを目的とするもので
ある。
本発明の従属同期型分周器は、基本クロック信号を２分
周して得られた１８０度位相差のクロック信号が入力さ
れて、選択出力信号の位相を１／２周期単位で調整する
位相選択回路と、この位相選択回路の選択出力信号を分
周する出力用分周器と、この出力用分周器の出力信号と
外部基準信号の位相比較を行って位相選択回路を制御す
る位相比較器とからなり、基本クロック信号周波数がそ
れぞれ異なる第１及び第２のディジタル・フェーズ・ロ
ック・ループ回路を備え、第１のディジタル・フェーズ
・ロック・ループ回路の出力信号と第２のディジタル・
フェーズ・ロック・ループ回路の出力信号をそれぞれ周
波数が一致するように分周して、第２のディジタル・フ
ェーズ・ロック・ループ回路の位相比較器に入力する位
相比較用分周器を設けたものである。
周して得られた１８０度位相差のクロック信号が入力さ
れて、選択出力信号の位相を１／２周期単位で調整する
位相選択回路と、この位相選択回路の選択出力信号を分
周する出力用分周器と、この出力用分周器の出力信号と
外部基準信号の位相比較を行って位相選択回路を制御す
る位相比較器とからなり、基本クロック信号周波数がそ
れぞれ異なる第１及び第２のディジタル・フェーズ・ロ
ック・ループ回路を備え、第１のディジタル・フェーズ
・ロック・ループ回路の出力信号と第２のディジタル・
フェーズ・ロック・ループ回路の出力信号をそれぞれ周
波数が一致するように分周して、第２のディジタル・フ
ェーズ・ロック・ループ回路の位相比較器に入力する位
相比較用分周器を設けたものである。
第１のディジクル・フェーズ・ロック・ループ回路の出
力信号に、第２のディジタル・フェーズ・ロック・ルー
プ回路が位相同期化するので、第１のディジタル・フェ
ーズ・ロック・ループ回路に入力される外部基準信号に
位相同期した分周出力信号が第２のディジタル・フェー
ズ・ロック・ループ回路からも出力されることになり、
且つ第１及び第２のディジタル・フェーズ・ロック・ル
ープ回路の基本タロツク信号の周波数は、各ディジタル
・フェーズ・ロック・ループ回路の出力用分周器の分周
出力信号周波数によって、別個に決定できるので、基本
クロック信号周波数を極端に高（する必要がなくなる。
力信号に、第２のディジタル・フェーズ・ロック・ルー
プ回路が位相同期化するので、第１のディジタル・フェ
ーズ・ロック・ループ回路に入力される外部基準信号に
位相同期した分周出力信号が第２のディジタル・フェー
ズ・ロック・ループ回路からも出力されることになり、
且つ第１及び第２のディジタル・フェーズ・ロック・ル
ープ回路の基本タロツク信号の周波数は、各ディジタル
・フェーズ・ロック・ループ回路の出力用分周器の分周
出力信号周波数によって、別個に決定できるので、基本
クロック信号周波数を極端に高（する必要がなくなる。
以下図面を参照して、本発明の実施例について詳細に説
明する。
明する。
第１図は本発明の実施例のブロック図であり、１．７は
それぞれ異なる周波数の基本クロック信号を発生する発
振器、２，８は基本クロック信号を１７２に分周してそ
れぞれ１８０度の位相差を有する二つのクロック信号を
出力する分周器、３．９は二つのクロック信号の何れか
を選択出力することにより１／２周期単位で位相調整す
る位相選択回路（ＰＳ）； ４は１／Ｍの分周を行う分
周器、５は１／２の分周を行う分周器、６．１２は位相
比較器（ＰＣ）、１０は１／Ｎの分周を行う分周器、１
１は１／４の分周を行う分周器、１３は１／Ｐの分周を
行う位相比較用分周器、１４は１／Ｑの分周を行う位相
比較用分周器である。
それぞれ異なる周波数の基本クロック信号を発生する発
振器、２，８は基本クロック信号を１７２に分周してそ
れぞれ１８０度の位相差を有する二つのクロック信号を
出力する分周器、３．９は二つのクロック信号の何れか
を選択出力することにより１／２周期単位で位相調整す
る位相選択回路（ＰＳ）； ４は１／Ｍの分周を行う分
周器、５は１／２の分周を行う分周器、６．１２は位相
比較器（ＰＣ）、１０は１／Ｎの分周を行う分周器、１
１は１／４の分周を行う分周器、１３は１／Ｐの分周を
行う位相比較用分周器、１４は１／Ｑの分周を行う位相
比較用分周器である。
発振器１、分周器２．４．５、位相選択回路３及び位相
比較器６により第１のディジタル・フェーズ・ロック・
ループ回路が構成され、又発振器７、分周器８．１０，
１１，１３，１４、位相選択回路９及び位相比較器１２
により第２のディジタル・フェーズ・ロック・ループ回
路が構成されている。又分周器４．１０或いは分周５．
１１を含めて出力用分周器が構成されている。
比較器６により第１のディジタル・フェーズ・ロック・
ループ回路が構成され、又発振器７、分周器８．１０，
１１，１３，１４、位相選択回路９及び位相比較器１２
により第２のディジタル・フェーズ・ロック・ループ回
路が構成されている。又分周器４．１０或いは分周５．
１１を含めて出力用分周器が構成されている。
受信データから抽出したクロック信号等の外部基準信号
ＲＥＦは、第１のディジタル・フェーズ・ロック・ルー
プ回路の位相比較器６に加えられ、この第１のディジタ
ル・フェーズ・ロック・ループ回路の出力信号０ＵＴＩ
と位相比較される。
ＲＥＦは、第１のディジタル・フェーズ・ロック・ルー
プ回路の位相比較器６に加えられ、この第１のディジタ
ル・フェーズ・ロック・ループ回路の出力信号０ＵＴＩ
と位相比較される。
又第１のディジタル・フェーズ・ロック・ループ回路の
出力信号０ＵＴＩは、第２のディジタル・フェーズ・ロ
ック・ループ回路の位相比較用分周器１３に加えられて
１／Ｐに分周され、この第２のディジタル・フェーズ・
ロック・ループ回路の出力信号０ＵＴ３は、位相比較用
分周器１４により１／Ｑに分周されて、それぞれ位相比
較器１２に同一周波数となって入力され、位相比較され
ることになる。
出力信号０ＵＴＩは、第２のディジタル・フェーズ・ロ
ック・ループ回路の位相比較用分周器１３に加えられて
１／Ｐに分周され、この第２のディジタル・フェーズ・
ロック・ループ回路の出力信号０ＵＴ３は、位相比較用
分周器１４により１／Ｑに分周されて、それぞれ位相比
較器１２に同一周波数となって入力され、位相比較され
ることになる。
出力信号０ＵＴＩの周波数を’ｔｌ＋出力信号０ＵＴ２
の周波数をｆ Ｌｔ＊出力信号０ＵＴ３の周波数をｆ。
の周波数をｆ Ｌｔ＊出力信号０ＵＴ３の周波数をｆ。
とすると、発振器１からの基本クロック信号の周波数ｆ
ｃｌは、出力信号０ＵＴＩの４周波数ｒｔ＋０４Ｍ倍、
又発振器７からの基本タロツク信号の周波数ｆｃ！は、
出力信号０ＵＴ３の周波数ｆ１、の８Ｎ倍とすれば良い
ことになり、第１及び第２のディジタル・フェーズ・ロ
ック・ループ回路に於ける基本タロツク信号は比較的低
い周波数で良いことになる。
ｃｌは、出力信号０ＵＴＩの４周波数ｒｔ＋０４Ｍ倍、
又発振器７からの基本タロツク信号の周波数ｆｃ！は、
出力信号０ＵＴ３の周波数ｆ１、の８Ｎ倍とすれば良い
ことになり、第１及び第２のディジタル・フェーズ・ロ
ック・ループ回路に於ける基本タロツク信号は比較的低
い周波数で良いことになる。
又位相比較用分周器１３．１４は、出力信号０ＵＴＩ、
０ＵＴ３の周波数ｆ ｔｌ＋ ｆ ４３をそれぞれ１
／Ｐ、１／Ｑに分周して、同一の周波数とするものであ
り、それによって位相比較回路１２に於いて、第１のデ
ィジタル・フェーズ・ロック・ループ回路の出力信号０
ＵＴＩと、第２のディジタル・フェーズ・ロック・ルー
プ回路の出力信号０ＵＴ３との位相比較が行われ、第１
のディジタル・フェーズ・ロック・ループ回路の出力信
号０ＵＴ１に位相同期した第２のディジタル・フェーズ
・ロック・ループ回路の出力信号０ｔＪＴ２，０ＵＴ３
が得られる。
０ＵＴ３の周波数ｆ ｔｌ＋ ｆ ４３をそれぞれ１
／Ｐ、１／Ｑに分周して、同一の周波数とするものであ
り、それによって位相比較回路１２に於いて、第１のデ
ィジタル・フェーズ・ロック・ループ回路の出力信号０
ＵＴＩと、第２のディジタル・フェーズ・ロック・ルー
プ回路の出力信号０ＵＴ３との位相比較が行われ、第１
のディジタル・フェーズ・ロック・ループ回路の出力信
号０ＵＴ１に位相同期した第２のディジタル・フェーズ
・ロック・ループ回路の出力信号０ｔＪＴ２，０ＵＴ３
が得られる。
以上説明したように、本発明は、位相選択回路３．９、
位相比較器６，１２、分周器２，８、出力用分周器４．
１０． ５． １１等からなる第１及び第２のディジ
タル・フェーズ・ロック・ループ回路を設けて、その第
１のディジタル・フェーズ・ロック・ループ回路の出力
信号と、第２のディジタル・フェーズ・ロック・ループ
回路の出力信号とを同一周波数になるように位相比較用
分周器１３．１４により分周して、第２のディジタル・
フェーズ・ロック・ループ回路の位相比較器１２で位相
比較し、その比較出力で位相選択回路９を制御するもの
であり、第１及び第２のディジタル・フェーズ・ロック
・ループ回路に於ける基本りロック信号の周波数は、各
ディジタル・フェーズ・ロック・ループ回路の出力信号
周波数に対応して決定することができるので、比較的低
い周波数とすることが可能となる。
位相比較器６，１２、分周器２，８、出力用分周器４．
１０． ５． １１等からなる第１及び第２のディジ
タル・フェーズ・ロック・ループ回路を設けて、その第
１のディジタル・フェーズ・ロック・ループ回路の出力
信号と、第２のディジタル・フェーズ・ロック・ループ
回路の出力信号とを同一周波数になるように位相比較用
分周器１３．１４により分周して、第２のディジタル・
フェーズ・ロック・ループ回路の位相比較器１２で位相
比較し、その比較出力で位相選択回路９を制御するもの
であり、第１及び第２のディジタル・フェーズ・ロック
・ループ回路に於ける基本りロック信号の周波数は、各
ディジタル・フェーズ・ロック・ループ回路の出力信号
周波数に対応して決定することができるので、比較的低
い周波数とすることが可能となる。
従って、回路動作速度による制約から実現困難となるよ
うなことはな（、回路構成が多少増加したとしても、比
較的低い周波数の信号を処理する構成であり、外部基準
信号ＲＥＦに位相同期化すると共に、それぞれ異なる複
数の信号を分周出力する従属同期型の分周器を、経済的
に実現できる利点がある。
うなことはな（、回路構成が多少増加したとしても、比
較的低い周波数の信号を処理する構成であり、外部基準
信号ＲＥＦに位相同期化すると共に、それぞれ異なる複
数の信号を分周出力する従属同期型の分周器を、経済的
に実現できる利点がある。
第１図は本発明の実施例のブロック図、第２図は従来例
のブロック図である。 １．７は発振器、２，８は１／２に分周する分周器、３
，９は位相選択回路、４は１／Ｍに分周する分周器、５
は１／２に分周する分周器、６゜１２は位相比較器、１
０は１／Ｎに分周する分周器、１１は１／４に分周する
分周器、１３はｌ／Ｐに分周する分周器、１４は１／Ｑ
に分周する分周器である。
のブロック図である。 １．７は発振器、２，８は１／２に分周する分周器、３
，９は位相選択回路、４は１／Ｍに分周する分周器、５
は１／２に分周する分周器、６゜１２は位相比較器、１
０は１／Ｎに分周する分周器、１１は１／４に分周する
分周器、１３はｌ／Ｐに分周する分周器、１４は１／Ｑ
に分周する分周器である。
Claims (1)
- 基本クロック信号を２分周して得られた相互に１８０度
位相差のクロック信号が入力され、選択出力信号位相を
１／２周期単位で調整する位相選択回路と、該位相選択
回路の選択出力信号を分周する出力用分周器と、該出力
用分周器の出力信号と外部基準信号との位相比較を行っ
て前記位相選択回路を制御する位相比較器とからなり、
前記基本クロック信号がそれぞれ異なる第１及び第２の
ディジタル・フェーズ・ロック・ループ回路を備え、第
１のディジタル・フェーズ・ロック・ループ回路の出力
信号と第２のディジタル・フェーズ・ロック・ループ回
路の出力信号とをそれぞれ周波数が一致するように分周
して該第２のディジタル・フェーズ・ロック・ループ回
路の位相比較器に入力する位相比較用分周器を設けたこ
とを特徴とする従属同期型分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16289784A JPS6141226A (ja) | 1984-08-03 | 1984-08-03 | 従属同期型分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16289784A JPS6141226A (ja) | 1984-08-03 | 1984-08-03 | 従属同期型分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6141226A true JPS6141226A (ja) | 1986-02-27 |
Family
ID=15763314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16289784A Pending JPS6141226A (ja) | 1984-08-03 | 1984-08-03 | 従属同期型分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6141226A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484960A (en) * | 1977-12-20 | 1979-07-06 | Toyo Communication Equip | Phase synchronizing digital frequency synthesizer |
| JPS5634239A (en) * | 1979-08-30 | 1981-04-06 | Fujitsu Ltd | Microprocessor control pll |
-
1984
- 1984-08-03 JP JP16289784A patent/JPS6141226A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484960A (en) * | 1977-12-20 | 1979-07-06 | Toyo Communication Equip | Phase synchronizing digital frequency synthesizer |
| JPS5634239A (en) * | 1979-08-30 | 1981-04-06 | Fujitsu Ltd | Microprocessor control pll |
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