JPS6141444B2 - - Google Patents
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- Publication number
- JPS6141444B2 JPS6141444B2 JP53102713A JP10271378A JPS6141444B2 JP S6141444 B2 JPS6141444 B2 JP S6141444B2 JP 53102713 A JP53102713 A JP 53102713A JP 10271378 A JP10271378 A JP 10271378A JP S6141444 B2 JPS6141444 B2 JP S6141444B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- circuit
- input
- bonding pad
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/347—DC amplifiers in which all stages are DC-coupled with semiconductor devices only in integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、トランジスタ増幅回路を具備する
半導体集積回路装置に関する。
半導体集積回路装置に関する。
従来、モノリシツク半導体集積回路装置に構成
されるパワーIC等の入力段増幅回路として、一
対の入力端子を有し、一方の入力端子に入力信号
を印加し、他方の入力端子を接地したもの、例え
ば差動トランジスタ、あるいはエミツタ接地トラ
ンジスタ増幅回路が用いられている。
されるパワーIC等の入力段増幅回路として、一
対の入力端子を有し、一方の入力端子に入力信号
を印加し、他方の入力端子を接地したもの、例え
ば差動トランジスタ、あるいはエミツタ接地トラ
ンジスタ増幅回路が用いられている。
この場合、入力段回路等の小振幅回路の接地ラ
インには、１個のボンデイングパツドを介して共
通に接地電位を供給するものであつた。
インには、１個のボンデイングパツドを介して共
通に接地電位を供給するものであつた。
ところが、外部接地端子と上記ボンデイングパ
ツドを接続するボンデイング線による抵抗を有す
るものであるため、電源電圧が印加されるツエナ
ーダイオードと抵抗とによる定電圧回路等を介し
て電源リツプルが接地ラインにもれ込むこととな
り、モノリシツク半導体集積回路内の接地ライン
が電源リツプル成分で変動し、上記入力段増幅回
路の接地側入力端子に印加され、大きく増幅され
て出力されることとなる。すなわち、電源Vcc
（第１動作電位）ラインと接地電位（第２動作電
位）ラインとの間に種々な回路が接続されている
が、上記入力段回路における入力信号としての接
地電位も、上記接地電位ラインに接地電位を供給
するためのボンデイングパツドを介して与えられ
ていた。このような構成であると出力段の大きな
トランジスタのオン・オフに起因して発生する
Vccのリツプル成分がVccと接地電位との間に接
続されたツエナーダイオード等を介して接地電位
には伝わつてしまい、そのリツプル成分は初段増
幅器に入力されて増幅され、ハム除去率を悪化さ
せるのである。したがつて、この共通に接地電位
を供給することが、ハム除去率悪化の原因の大き
なものであることが判明した。
ツドを接続するボンデイング線による抵抗を有す
るものであるため、電源電圧が印加されるツエナ
ーダイオードと抵抗とによる定電圧回路等を介し
て電源リツプルが接地ラインにもれ込むこととな
り、モノリシツク半導体集積回路内の接地ライン
が電源リツプル成分で変動し、上記入力段増幅回
路の接地側入力端子に印加され、大きく増幅され
て出力されることとなる。すなわち、電源Vcc
（第１動作電位）ラインと接地電位（第２動作電
位）ラインとの間に種々な回路が接続されている
が、上記入力段回路における入力信号としての接
地電位も、上記接地電位ラインに接地電位を供給
するためのボンデイングパツドを介して与えられ
ていた。このような構成であると出力段の大きな
トランジスタのオン・オフに起因して発生する
Vccのリツプル成分がVccと接地電位との間に接
続されたツエナーダイオード等を介して接地電位
には伝わつてしまい、そのリツプル成分は初段増
幅器に入力されて増幅され、ハム除去率を悪化さ
せるのである。したがつて、この共通に接地電位
を供給することが、ハム除去率悪化の原因の大き
なものであることが判明した。
この発明は、ハム除去率の改善を図つたトラン
ジスタ増幅回路を提供するためになされた。
ジスタ増幅回路を提供するためになされた。
この発明は、一対の入力端子を有し、一方の入
力端子に入力信号を印加し、他方の入力端子を接
地するトランジスタ増幅回路において、上記接地
電位を独立したICチツプ上のボンデイングパツ
ドを介して与えるものとするものである。
力端子に入力信号を印加し、他方の入力端子を接
地するトランジスタ増幅回路において、上記接地
電位を独立したICチツプ上のボンデイングパツ
ドを介して与えるものとするものである。
以下、実施例により、この発明を具体化に説明
する。
する。
第１図は、この発明の一実施例を示す回路図で
ある。この第１図の回路は１つのICチツプで形
成される。
ある。この第１図の回路は１つのICチツプで形
成される。
この回路は、BTL（Balanced Transfonner
Less）回路の入力バツフアアンプにこの発明を
適用したものである。
Less）回路の入力バツフアアンプにこの発明を
適用したものである。
このバツフアアンプは、入力信号に対して互い
に逆相の出力信号を形成するもので、差動トラン
ジスタ回路で構成される。
に逆相の出力信号を形成するもので、差動トラン
ジスタ回路で構成される。
すなわち、ダーリントン接続されたトランジス
タQ1，Q2及びQ3，Q4のうち、トランジスタQ2，
Q4のエミツタを抵抗R3，R4を介して共通にして
定電流押出回路をI0を設け、トランジスタQ2，
Q4のコレクタに負荷抵抗R1，R2を設けて差動回
路を構成する。
タQ1，Q2及びQ3，Q4のうち、トランジスタQ2，
Q4のエミツタを抵抗R3，R4を介して共通にして
定電流押出回路をI0を設け、トランジスタQ2，
Q4のコレクタに負荷抵抗R1，R2を設けて差動回
路を構成する。
この差動回路の一方の入力であるトランジスタ
Q1のベースを入力信号端子とし、ICチツプ上の
ボンデイングパツドP3を介してICパツケージの
外部入力端子T3に接続する。
Q1のベースを入力信号端子とし、ICチツプ上の
ボンデイングパツドP3を介してICパツケージの
外部入力端子T3に接続する。
一方、他方の入力であるトランジスタQ3のベ
ースは接地してバイアス電圧を与えるものとし、
独立したボンデイングパツドP1を介してICパツ
ケージの外部接地端子、T1に接続する。
ースは接地してバイアス電圧を与えるものとし、
独立したボンデイングパツドP1を介してICパツ
ケージの外部接地端子、T1に接続する。
そして、小振幅回路の接地端子であるトランジ
スタQ1，Q3のコレクタ端子、及び負荷抵抗R1，
R2の接地端子は共通に接続し、ポンデイングパ
ツドP2に接続する。また、この差動出力を入力と
するプリアンプ１，２の接地端子、定電圧回路
（図示せず）等の接地端子も同様に上記ボンデイ
ングパツドP2に接続し、この共通ボンデイングパ
ツドP2を介して外部接地端子T1に接続する。
スタQ1，Q3のコレクタ端子、及び負荷抵抗R1，
R2の接地端子は共通に接続し、ポンデイングパ
ツドP2に接続する。また、この差動出力を入力と
するプリアンプ１，２の接地端子、定電圧回路
（図示せず）等の接地端子も同様に上記ボンデイ
ングパツドP2に接続し、この共通ボンデイングパ
ツドP2を介して外部接地端子T1に接続する。
なお、電源電圧は外部端子T4からボンデイン
グパツドP4を介して電源ラインに供給されるもの
である。
グパツドP4を介して電源ラインに供給されるもの
である。
上記プリアンプ１，２の出力は、それぞれプツ
シユブル回路等の出力回路（図示せず）に入力さ
れ、両出力回路の出力端子間に負荷を設けるもの
である。この出力回路は、第１図の回路とともに
１つのICチツプ上に形成されていても良く、ま
た、独立に他のICチツプに形成されていても良
い。
シユブル回路等の出力回路（図示せず）に入力さ
れ、両出力回路の出力端子間に負荷を設けるもの
である。この出力回路は、第１図の回路とともに
１つのICチツプ上に形成されていても良く、ま
た、独立に他のICチツプに形成されていても良
い。
第２図は、他の一実施例を示す回路図である。
この回路は、エミツタ接地増幅回路にこの発明
を適用したものであり、増幅トランジスタQ5の
ベースは、入力信号端子としてボンデイングパツ
ドP3を介して外部入力端子T3に接続する。一
方、エミツタは、エミツタ抵抗R6の接地端子を
独立したボンデイングパツドP1を介して外部接地
端子T1に接続する。
を適用したものであり、増幅トランジスタQ5の
ベースは、入力信号端子としてボンデイングパツ
ドP3を介して外部入力端子T3に接続する。一
方、エミツタは、エミツタ抵抗R6の接地端子を
独立したボンデイングパツドP1を介して外部接地
端子T1に接続する。
そして、小振幅増幅回路３及び定電圧回路（図
示せず）等の接地端子は、ボンデイングパツドP2
を介して共通に外部接地端子T1に接続するもの
である。
示せず）等の接地端子は、ボンデイングパツドP2
を介して共通に外部接地端子T1に接続するもの
である。
なお、電源電圧は外部端子T4からボンデイン
グパツドP4を介して供給される。
グパツドP4を介して供給される。
また、上記トランジスタQ1のエミツタは、負
帰還入力端子とし、ボンデイングパツドP5を介し
て外部負帰還端子T5に接続するものである。
帰還入力端子とし、ボンデイングパツドP5を介し
て外部負帰還端子T5に接続するものである。
以上説明した各実施例回路によれば、一対の入
力端子のうち接地される端子は、独立させたボン
デイングパツドを設け、ボンデイング線により外
部接地端子から接地電位を供給するものであるた
め、ボンデイング線の抵抗ｒbによりボンデイン
グパツドP2に電源リツプル成分のもれが生じるも
のであつても、外部接地端子T1の電位はほぼ零
ボルトに固定されるものであることより、上記入
力端子へのリツプル成分が供給されることが防止
でき、ハム除去率の大幅な改善を図ることができ
る。
力端子のうち接地される端子は、独立させたボン
デイングパツドを設け、ボンデイング線により外
部接地端子から接地電位を供給するものであるた
め、ボンデイング線の抵抗ｒbによりボンデイン
グパツドP2に電源リツプル成分のもれが生じるも
のであつても、外部接地端子T1の電位はほぼ零
ボルトに固定されるものであることより、上記入
力端子へのリツプル成分が供給されることが防止
でき、ハム除去率の大幅な改善を図ることができ
る。
なお、前記実施例において、各外部端子Ｔと各
ボンデイング端子Ｐとの間の抵抗ｒbは、ICチツ
プ上のボンデイングパツドとICパツケージの端
子との間を接続するコネクタ線の抵抗であり、抵
抗ｒaは、モノリシツク半導体集積回路における
アルミニウム配線等の配線抵抗である。
ボンデイング端子Ｐとの間の抵抗ｒbは、ICチツ
プ上のボンデイングパツドとICパツケージの端
子との間を接続するコネクタ線の抵抗であり、抵
抗ｒaは、モノリシツク半導体集積回路における
アルミニウム配線等の配線抵抗である。
この発明は、モノリシツク半導体集積回路に構
成され、一対の入力端子を有し、一方の入力端子
には外部入力端子に接続され、他方の入力端子は
直接又は抵抗等を介して少なくとも交流的に接地
されるトランジスタ増幅回路に広く適用できるも
のである。
成され、一対の入力端子を有し、一方の入力端子
には外部入力端子に接続され、他方の入力端子は
直接又は抵抗等を介して少なくとも交流的に接地
されるトランジスタ増幅回路に広く適用できるも
のである。
第１図、第２図は、それぞれこの発明の一実施
例を示す回路図である。 １，２……プリアンプ、３……小振幅回路。
例を示す回路図である。 １，２……プリアンプ、３……小振幅回路。
Claims (1)
- １ 第１動作電位ラインと第２動作電位ラインと
に接続された複数のトランジスタ回路を具備する
半導体集積回路装置であつて、増幅すべき信号が
印加される第１入力端子と第２動作電位が印加さ
れる第２入力端子とを有する増幅手段を含み、そ
の第２動作電位が印加される第１入力端子は上記
第２動作電位ラインに接続される第１のボンデイ
ングパツドとは独立別個に設けられた第２のボン
デイングパツドに接続され、コネクタ線によりそ
れら第１、第２のボンデイングパツドと共通外部
端子とが電気的接続されてなることを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10271378A JPS5530210A (en) | 1978-08-25 | 1978-08-25 | Transistor amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10271378A JPS5530210A (en) | 1978-08-25 | 1978-08-25 | Transistor amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5530210A JPS5530210A (en) | 1980-03-04 |
| JPS6141444B2 true JPS6141444B2 (ja) | 1986-09-16 |
Family
ID=14334899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10271378A Granted JPS5530210A (en) | 1978-08-25 | 1978-08-25 | Transistor amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5530210A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05293590A (ja) * | 1992-04-20 | 1993-11-09 | Mitsutoyo Corp | 鋳型の製造方法 |
| US9028525B2 (en) | 2007-09-07 | 2015-05-12 | Merit Medical Systems, Inc. | Percutaneous retrievable vascular filter |
| US10722338B2 (en) | 2013-08-09 | 2020-07-28 | Merit Medical Systems, Inc. | Vascular filter delivery systems and methods |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863141A (ja) * | 1981-10-09 | 1983-04-14 | Matsushita Electronics Corp | 半導体集積回路装置 |
| JPH0546112U (ja) * | 1991-11-13 | 1993-06-18 | アルプス電気株式会社 | チユ−ナ用ｉｃおよびチユ−ナ用ｉｃチツプ |
| JP2008218776A (ja) * | 2007-03-06 | 2008-09-18 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4524251Y1 (ja) * | 1966-12-20 | 1970-09-24 |
-
1978
- 1978-08-25 JP JP10271378A patent/JPS5530210A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05293590A (ja) * | 1992-04-20 | 1993-11-09 | Mitsutoyo Corp | 鋳型の製造方法 |
| US9028525B2 (en) | 2007-09-07 | 2015-05-12 | Merit Medical Systems, Inc. | Percutaneous retrievable vascular filter |
| US10722338B2 (en) | 2013-08-09 | 2020-07-28 | Merit Medical Systems, Inc. | Vascular filter delivery systems and methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5530210A (en) | 1980-03-04 |
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