JPS6143343A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はマイクロプログラム制御装置に関し、特に符
号誤り訂正のための冗長ビ・ンｌｆ−持つマイクロ命令
語を記憶するプログラムメモリを有するマイクロプログ
ラム制御装置に関するものでめる。

〔従来技術〕

第１図は例えば特開昭５８−２１１２５３号公報に示さ
れた従来のマイクロプログラム制御装置を示すブロック
図であり、図において（１１はマイクロアドレスシーケ
ンサ、（２）は制御メモリ、（３１Ｕセレクタ、（４）
はビット誤り検出訂正回路、（５）はセレクタ、（６）
はクロック制御回路、（７）はフリップフロ・ンプ、（
８）はアンドゲートでおる。

マイクロアドレスシーケンサｔｌ＋は制御メモリを読出
すためのアトどス信号を逐次生成する。制御メモリ（２
）はたとえばＲＯＭで構成され、各アドレス位置には符
号誤り訂正用の冗長ビットを持つマイクロ命令語が格納
されていて、マイクロアドレスシーケンサ（１１からめ
アドレス信号にょシ読出されセレクタ（５）に入力され
ると同時にビット誤シ検出訂正回路（４）において、ビ
ット誤シが検査される。

検査の結果ビット誤シがなければ、読出されたマイクロ
、命令語はセレクタ（５）を介してレジスタ（３）にラ
ッチされて解読実行される。検査の結果ビット誤シが検
出されると、ビット誤シ検出訂正回路（４）はフリップ
フロップ（７）をセットすると同時に読出されたマイク
ロ命令語がセレクタ（５）を通過するのを阻止し、ビッ
ト誤り訂正後のマイクロ命令を再実行するためにマイク
ロ命令サイクルを遅延するか否かを指定するための当該
マイクロ命令語中にあらかじめ入れであるビットＤをレ
ジスタ（３）にセットする。フリップフロップ（７）が
セットされておシ、かつレジスタ＋３１内のビットＤが
セットされていると、アンドゲート（８）から論理「１
」の信号が出力されクロック制御回路（６）を介してマ
イクロ命令のサイクルを引き伸す。

この引き伸しが行われている間にビット誤ｐ検出訂正回
路（４１はビット誤９が訂正されたマイクロ命令語を出
力し、このマイクロ命令語が実行される。

従来の装置は以上のように構成されているので、マイク
ロ命令語に誤りが検出された場合は、マイクロ命令実行
サイクルを引き伸さねばならず、命令実行の速度が落ち
るという欠点があった。

〔発明の概要〕

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではマイクロ命令実行処
理をパイプライン制御方式によシ実行し、１つのマイク
ロ命令を実行している間に次のマイクロ命令語に対する
符号誤９の訂正を完了しておくようにしたものである。

〔発明の実施例〕

以下この発明の実施例を図面について説明する。

第２図はこの発明の一実施例を示すブロック図で、ニア
１図と同一符号ゆ同−又は相蟲部分を示し、（９）はパ
イプライン制御方式の制御を行うための制御回路、（１
αはマイクロプロセッサ、［１１１は第１のレジスタ、
（２）は第２のレジスタである。

第１段階の処理としては制御メモリ（２）からマイクロ
命令語がレジスタ（Ｉｌｌにフェッチされる。

第２段階の処理としてはレジスタ圓の内容に対し、ビッ
ト誤り検出訂正回路（４）によりビット誤りの検査が行
われ符号誤９訂正済の命−令語がレジスタ（２）にセッ
トされる。

第３段階の処理としてはレジ°スタ（２）の内容をマイ
クロプロセッサααにおいて実行する。

この第１段階の処理、第２段階の処理、第３段階の処理
を制御回路（９）の制御によりパイプライン制御方式で
実行する。

たと゛えば、アドレス番号りのマイクロ命令語がレジス
タ（２）にセットされてマイクロプロセッサａαで実行
されている時点では、アドレス番号（ＡＤ十１）のマイ
クロ命令語がレジスタαＢにセットされていてその内容
についてビット誤シ検出訂正回路（４）で処理されてお
り、マイクロアドレスシーケンサｔｌｌはアドレス番号
（ＡＤ＋２）のマイクロ命令語秒読出す準備をしている
という制御全制御回路（９）で行う。

更に、レジスタ（１ｖ、（ロ）に対応するバッファレジ
スタをビット誤シ検出訂正回路（４１及びマイクロプロ
セッサ［１０）　Ｋ備えていて、マイクロプロセッサ０
０）内ノハッファレジスタにアドレス番号ＡＤのマイク
ロ命令語がセットされて実行されている時点でアドレス
番号（ＡＤ＋１）のマイクロ命令語が符号誤シ訂正を済
せてレジスタ（６）にセットされており、ビット誤シ検
出訂正回路（４）内のバッファレジスタにアドレス番号
（ＡＤ＋２）のマイクロ命令語がセットされ処理中であ
り、レジスタｔｔｎにアドレス番号（ＡＤ＋３）のマイ
クロ命令語がセットされているように制御することもで
きる。

〔発明の効果〕

以上のようにこの発明によれば、マイクロ命令のビット
誤り訂正をパイプライン制御方式によシ事前に処理する
ので、多数のマイクロ命令処理において実行速度を、高
速化することができる。

【図面の簡単な説明】

第１図は従来の装置を示すブロック図、第２図はこの発
明の一実施例を示すブロック図である。 （１ノ・・・マイクロア下レスシーケンサ、（２）・・
・制御メモリ、（４）・・・ビット誤シ検出訂正回路、
（９）・・・制御回路、１０１・・・マイクロプロセッ
サ、［１１１・・・第１のレジスタ、（２）・・・第２
のレジスタ。 尚、各図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 符号誤り訂正のための冗長ビットを持つマイクロ命令語
   が複数語格納される制御メモリからマイクロ命令語を逐
   次読出して実行するためのマイクロプログラム制御装置
   において、 第１段階の処理として上記制御メモリからマイクロ命令
   語を読出して第１のレジスタに格納する手段、 第２段階の処理として上記第１のレジスタに格納された
   内容について、符号誤りが存在する場合はこれを訂正し
   た上、符号誤りの訂正されたマイクロ命令語を第２のレ
   ジスタに格納する手段、第３段階の処理として上記第２
   のレジスタの内容の命する制御を実行する手段、 上記第１段階の処理、第２段階の処理及び第３段階の処
   理をパイプライン制御方式により実行するよう制御する
   制御回路を備えたことを特徴とするマイクロプログラム
   制御装置。