JPS6143444A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6143444A JPS6143444A JP59164914A JP16491484A JPS6143444A JP S6143444 A JPS6143444 A JP S6143444A JP 59164914 A JP59164914 A JP 59164914A JP 16491484 A JP16491484 A JP 16491484A JP S6143444 A JPS6143444 A JP S6143444A
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- si3n4
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明Ｃよ半導体装置の製造方法に係わ９Ｓ特にＳｔを
基板とするＭＯ８形ＶＬＳＩ（超大規模集櫃回路）の各
アクティブ領域間１ｅ！緑するための微細加工、高集積
化に好適なＳｉ局部酸１ａ １，０ＣＯ８（Ｌｏｃａｌ
０ｘｉｄｒｃｊｉｏｎｏｆ ５ｌｌｉｃｏｎ）法に関
するものでβる。
基板とするＭＯ８形ＶＬＳＩ（超大規模集櫃回路）の各
アクティブ領域間１ｅ！緑するための微細加工、高集積
化に好適なＳｉ局部酸１ａ １，０ＣＯ８（Ｌｏｃａｌ
０ｘｉｄｒｃｊｉｏｎｏｆ ５ｌｌｉｃｏｎ）法に関
するものでβる。
半導体装置として例えばＭＯ８形ＶＬＳＩ において
杖、各素子間の絶縁領域のディメンションをサブミクロ
／オーダーの正確さで形成することが必要でるる。従来
から一般的に用いられているいわゆるＬＯＣＯ８法では
、絶Ｒ酸化時にマスクとして用いられているＳｉ３Ｎ４
膜の端部力）ら、酸素０２が入り込むためにバードビー
クと称する＠１〜２μｍ程度の不要な５ｉｎｓ領域が形
成され、絶縁領域はそのマスク寸法よりも２Ｘ（１〜２
μｍ）だけ大きくなり、したがってその分だけ無駄なス
ペースが形成されでしまうことになる。
杖、各素子間の絶縁領域のディメンションをサブミクロ
／オーダーの正確さで形成することが必要でるる。従来
から一般的に用いられているいわゆるＬＯＣＯ８法では
、絶Ｒ酸化時にマスクとして用いられているＳｉ３Ｎ４
膜の端部力）ら、酸素０２が入り込むためにバードビー
クと称する＠１〜２μｍ程度の不要な５ｉｎｓ領域が形
成され、絶縁領域はそのマスク寸法よりも２Ｘ（１〜２
μｍ）だけ大きくなり、したがってその分だけ無駄なス
ペースが形成されでしまうことになる。
このバードビーク領域は、マスクとしての５ｉｓＮ４膜
の下にそのストレス緩和説としてのＳｉＯ２薄膜が存在
するために形成される。そこで、このＳ ｉ Ｏｘ薄膜
の影響全緩和するｌ々の方法が提案さ九ているがその代
表例として例えばＳＷＡＭＩ （Ｓｉｄｅ Ｗａｌｌ
Ｍａｓｋｅｄ ｌ５ｏｌａｔｉｏｎ ）法が提案されて
いる。丁なわちこの方法は、ＴＨＥ ＳＷＡＭＩ−Ａ
Ｄｅｆｅｃｔ ｆｒｅｅ ａｎｄ ｎｅａｒ ｚｅｒｏ
Ｂｉｒｄ’５Ｂｅａｋ １ｏｃｎｌ ｏｘｉｄａｔ（
ｏｎ ｐｒｏｃｅｓｓ ａｎｄ １ｔｓａｐｐｌｉｃａ
ｔｉｏｎ ｉｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ、
ＩＥＤＭ−８２＃９．３ 、 ＰＰ２２４．に説明さ
れているようにアクティブ領域への横方向酸化全防止す
るためにＳｉ３Ｎ、膜を当該領域の上面のみならず、側
面にも８１ ｉ Ｎ４の壁を設けることを特徴としてい
る。
の下にそのストレス緩和説としてのＳｉＯ２薄膜が存在
するために形成される。そこで、このＳ ｉ Ｏｘ薄膜
の影響全緩和するｌ々の方法が提案さ九ているがその代
表例として例えばＳＷＡＭＩ （Ｓｉｄｅ Ｗａｌｌ
Ｍａｓｋｅｄ ｌ５ｏｌａｔｉｏｎ ）法が提案されて
いる。丁なわちこの方法は、ＴＨＥ ＳＷＡＭＩ−Ａ
Ｄｅｆｅｃｔ ｆｒｅｅ ａｎｄ ｎｅａｒ ｚｅｒｏ
Ｂｉｒｄ’５Ｂｅａｋ １ｏｃｎｌ ｏｘｉｄａｔ（
ｏｎ ｐｒｏｃｅｓｓ ａｎｄ １ｔｓａｐｐｌｉｃａ
ｔｉｏｎ ｉｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ、
ＩＥＤＭ−８２＃９．３ 、 ＰＰ２２４．に説明さ
れているようにアクティブ領域への横方向酸化全防止す
るためにＳｉ３Ｎ、膜を当該領域の上面のみならず、側
面にも８１ ｉ Ｎ４の壁を設けることを特徴としてい
る。
づ−なわち第１図に示すように５ｉａｉｉ板１上に予め
ストレス緩和用ＳｉＯ２膜２と第１の５ｉＩＮ、膜３と
の２層膜パターン４全形成した後にこのストレス緩和用
５ｉＯｃ膜２の側面金弟２の５ｉ５Ｎ４膜の壁５で覆い
、さらにそれに連結した形でＳｉ基板Ｉ Ｋ直接接触さ
せたＳｉ３Ｎ４膜の耳状領域６ｔ−形成し、これによっ
て酸化がストレス緩和用５ｉ（ｈ膜２の中に侵入するの
全阻止している。
ストレス緩和用ＳｉＯ２膜２と第１の５ｉＩＮ、膜３と
の２層膜パターン４全形成した後にこのストレス緩和用
５ｉＯｃ膜２の側面金弟２の５ｉ５Ｎ４膜の壁５で覆い
、さらにそれに連結した形でＳｉ基板Ｉ Ｋ直接接触さ
せたＳｉ３Ｎ４膜の耳状領域６ｔ−形成し、これによっ
て酸化がストレス緩和用５ｉ（ｈ膜２の中に侵入するの
全阻止している。
しかしながら、このような方法によると、第２図に要部
拡大断面図で示すようにＴ、０ＣＯ３ｒＲ化によってＳ
ｉｓ Ｎ４ Ｍ ３ ＋ ５で榎わｔしていない８１
基板１１の表面のＳｉ領域の酸化が同図（ａ） 、 （
ｂ） 。
拡大断面図で示すようにＴ、０ＣＯ３ｒＲ化によってＳ
ｉｓ Ｎ４ Ｍ ３ ＋ ５で榎わｔしていない８１
基板１１の表面のＳｉ領域の酸化が同図（ａ） 、 （
ｂ） 。
（ｃ）の順に進行するとともに、このＳｉ 領域に形
成され７′ｃＳｉＯｚ領域７がＳ ｉ ｓ Ｎ４膜の耳
状領域６を押し上げ、その反作用としてＳｉ３Ｎ４膜の
壁５の下面０点のＳＩ基板１１にストレスをおよぼすこ
とになる。この結果、Ｓ ｉｓ Ｎ４壁５の直下にＳＩ
の結晶欠陥全発生させることになる。この場合、Ｓｉ！
Ｎ４耳状領域６の長さＡＯｔ−押し上げるモーメントは
、耳状領域６のＡ面金押し上げに要する力Ｆと０点まで
の距＋１ｆｆｌ ｔとの積（Ｆｘｇによって表わされる
。この値は５ｉＢＮ４Ｓ１０２系に対してほぼ一定でる
るから、距離ｔが小さいほど力Ｆは大きくなり、これが
反作用となって０点全押し下げるに要する力は強くなる
。この結果、０点のＳｔ基板１１に結晶欠陥を発生させ
、ＶＬＳ Ｉとしての特性を劣化させることになる。
成され７′ｃＳｉＯｚ領域７がＳ ｉ ｓ Ｎ４膜の耳
状領域６を押し上げ、その反作用としてＳｉ３Ｎ４膜の
壁５の下面０点のＳＩ基板１１にストレスをおよぼすこ
とになる。この結果、Ｓ ｉｓ Ｎ４壁５の直下にＳＩ
の結晶欠陥全発生させることになる。この場合、Ｓｉ！
Ｎ４耳状領域６の長さＡＯｔ−押し上げるモーメントは
、耳状領域６のＡ面金押し上げに要する力Ｆと０点まで
の距＋１ｆｆｌ ｔとの積（Ｆｘｇによって表わされる
。この値は５ｉＢＮ４Ｓ１０２系に対してほぼ一定でる
るから、距離ｔが小さいほど力Ｆは大きくなり、これが
反作用となって０点全押し下げるに要する力は強くなる
。この結果、０点のＳｔ基板１１に結晶欠陥を発生させ
、ＶＬＳ Ｉとしての特性を劣化させることになる。
したがって本発明は前述した問題に鑑みてなされたもの
でるり、その目的とするところは、８１ｓＮ４膜の耳状
領域の距離ｔを長くとり、押し上げに要する力Ｆｔ−減
少させ、Ｓｔ 基板の結晶欠陥の発生全防止する半導体
装置の製造方法を提供することにるる。
でるり、その目的とするところは、８１ｓＮ４膜の耳状
領域の距離ｔを長くとり、押し上げに要する力Ｆｔ−減
少させ、Ｓｔ 基板の結晶欠陥の発生全防止する半導体
装置の製造方法を提供することにるる。
このような目的を達成するために本発明は、５ｉｓＮ＋
膜の耳状領域の距離１＜長くすることによってストレス
を緩和させるものでるる。しかしなから、耳状領域はＳ
ｉ基板と［４接接融しているので、距離ｔ２長くすると
、Ｓｉ基板とのストレスが大きくなる。このため、５ｉ
ｓＮ＊耳状領域を、予め形成しておいた薄いＳｉＯ２膜
上にデボジッションして形成することによって５ｉｓＮ
４耳状領域とＳｉ基板とり直接コンタクト領域を少なく
して双方間のストレスｋ・緩イロさせたもので必る。
膜の耳状領域の距離１＜長くすることによってストレス
を緩和させるものでるる。しかしなから、耳状領域はＳ
ｉ基板と［４接接融しているので、距離ｔ２長くすると
、Ｓｉ基板とのストレスが大きくなる。このため、５ｉ
ｓＮ＊耳状領域を、予め形成しておいた薄いＳｉＯ２膜
上にデボジッションして形成することによって５ｉｓＮ
４耳状領域とＳｉ基板とり直接コンタクト領域を少なく
して双方間のストレスｋ・緩イロさせたもので必る。
次に図面を用いて本発明の実施「すを詳細に説明する。
第３図（ａ）〜（９） ＆ｉ本発ψ」による半導体装置
の製造方法の一例を説明するための要部断面工程図であ
る。同図においで、まず同図（ａ） Ｋ示すようにＰ形
Ｓｉ基板１１・上にストレス緩和用の５ｉ０２膜１２を
約２０ＯＡの厚さに熱生成した後、マスクとしての第１
のＳｈ Ｎ４ ）臭１３と第１の５ｔｏ２膜１４と第２
の５ｉｓＮ４膜１５とをそれぞれ約７０ＯＡ。
の製造方法の一例を説明するための要部断面工程図であ
る。同図においで、まず同図（ａ） Ｋ示すようにＰ形
Ｓｉ基板１１・上にストレス緩和用の５ｉ０２膜１２を
約２０ＯＡの厚さに熱生成した後、マスクとしての第１
のＳｈ Ｎ４ ）臭１３と第１の５ｔｏ２膜１４と第２
の５ｉｓＮ４膜１５とをそれぞれ約７０ＯＡ。
約１、Ｏμｍ 、約２００Ａ程度の浮きにＬＰＣＶＤ法
によりデボジッションさせて３層膜を形成し、さらにこ
れら金一括して異方性エツチングにより所定の寸法を有
する３Ｎ膜パターン全形成する。次にこの３７ｉｉ膜パ
ターンに第３の５ｉｓＮ４膜１６と第２のＳ ｉ Ｏｘ
膜１７と全それぞｆ１２００〜３００Ｘ、０．２〜０．
３μｍの厚さにＬＰＧ’ＶＤ法によりデポジツションし
た後、異方性エツチングにより同図（ｂ）に示すような
サイドウオールＳｉ３Ｎｇ膜１６′。
によりデボジッションさせて３層膜を形成し、さらにこ
れら金一括して異方性エツチングにより所定の寸法を有
する３Ｎ膜パターン全形成する。次にこの３７ｉｉ膜パ
ターンに第３の５ｉｓＮ４膜１６と第２のＳ ｉ Ｏｘ
膜１７と全それぞｆ１２００〜３００Ｘ、０．２〜０．
３μｍの厚さにＬＰＧ’ＶＤ法によりデポジツションし
た後、異方性エツチングにより同図（ｂ）に示すような
サイドウオールＳｉ３Ｎｇ膜１６′。
Ｓ１０！膜１７’ｆｆｉ形成し、しかる後、硼素Ｂｔ−
約１０１４個／ｃｍ ２程度イオン打込み全行なう。こ
の場合、サイドウオール５ｉｓＮｎ膜１６′の裾の幅ｔ
０は適宜必要に応じ０．１〜０．５μｍの範囲の寸法に
選定する。次にサイドウオールＳｉＯ２膜１７”ｚエツ
チング除去した後、同図（Ｃ）に示すようにサイドウオ
ール５ＬｓＮ４膜１６′によって覆われていないＳｌ基
板１１０表面を熱酸化により酸化させて酸化膜１８を形
成する。この場合、この熱酸化膜１８の厚さは必要に応
じて２００〜１００ＯＡの範囲の寸法に選定する３、次
に第３のＳｉ３Ｎ４膜１５およびサイドウオール５ｉｓ
Ｎｉ膜１６′金燐酸によｐエツチング除去し、同図（（
１）に示すようにチャンネルストッパーとしての硼素Ｂ
を約１０１４個／ｃｒｎ２程度打込みした後、その上面
に第４のＳｉ３Ｎ４膜を約４００ Ａ、第３のＳ ｌ０
ｚｉ ｆ： ０．３〜０．５ μｍの厚さにそれぞれＬ
ＰＣ’ＶＤによりデポジッションし、異方性エツチング
により同図（ｅ）に示すようにサイドウオール５ｉ３Ｎ
４Ｊｌｉ１９ およびサイドウオールＳｉＯｚｇ￥２０
をそれぞれ形成する。この場合、サイドウオール５ｉｓ
Ｎ４膜１９の耳状領域１９′とＳｉ基版１１ とが接触
する距離ｔと、サイドウオールＳｉ３Ｎ４Ｂ！Ｘの裾の
長さＬとがＬＥｔの関係となるように寸法ｔ Ｅ＋！Ｉ
整する。次に第１の５ｌｏｚ膜１４．サイドウオール５
１０２膜２０および前記距離りの領域以外の熱酸化膜１
８をエツチング除去すると同図（ｆ）に示すようにティ
ドウオール５ｉｓＮ４膜１９の耳状領域１９′の端部に
８１０□パッド部１８′を有する絶縁膜構造が形成され
る。このような形状に対して０点でストップするような
ＬＯＧＯ８酸化ケ行なうと、同図（ワ）に示すような絶
縁用のＬＯＣＯ８５１０ｚ酸化膜２１゛が形成される。
約１０１４個／ｃｍ ２程度イオン打込み全行なう。こ
の場合、サイドウオール５ｉｓＮｎ膜１６′の裾の幅ｔ
０は適宜必要に応じ０．１〜０．５μｍの範囲の寸法に
選定する。次にサイドウオールＳｉＯ２膜１７”ｚエツ
チング除去した後、同図（Ｃ）に示すようにサイドウオ
ール５ＬｓＮ４膜１６′によって覆われていないＳｌ基
板１１０表面を熱酸化により酸化させて酸化膜１８を形
成する。この場合、この熱酸化膜１８の厚さは必要に応
じて２００〜１００ＯＡの範囲の寸法に選定する３、次
に第３のＳｉ３Ｎ４膜１５およびサイドウオール５ｉｓ
Ｎｉ膜１６′金燐酸によｐエツチング除去し、同図（（
１）に示すようにチャンネルストッパーとしての硼素Ｂ
を約１０１４個／ｃｒｎ２程度打込みした後、その上面
に第４のＳｉ３Ｎ４膜を約４００ Ａ、第３のＳ ｌ０
ｚｉ ｆ： ０．３〜０．５ μｍの厚さにそれぞれＬ
ＰＣ’ＶＤによりデポジッションし、異方性エツチング
により同図（ｅ）に示すようにサイドウオール５ｉ３Ｎ
４Ｊｌｉ１９ およびサイドウオールＳｉＯｚｇ￥２０
をそれぞれ形成する。この場合、サイドウオール５ｉｓ
Ｎ４膜１９の耳状領域１９′とＳｉ基版１１ とが接触
する距離ｔと、サイドウオールＳｉ３Ｎ４Ｂ！Ｘの裾の
長さＬとがＬＥｔの関係となるように寸法ｔ Ｅ＋！Ｉ
整する。次に第１の５ｌｏｚ膜１４．サイドウオール５
１０２膜２０および前記距離りの領域以外の熱酸化膜１
８をエツチング除去すると同図（ｆ）に示すようにティ
ドウオール５ｉｓＮ４膜１９の耳状領域１９′の端部に
８１０□パッド部１８′を有する絶縁膜構造が形成され
る。このような形状に対して０点でストップするような
ＬＯＧＯ８酸化ケ行なうと、同図（ワ）に示すような絶
縁用のＬＯＣＯ８５１０ｚ酸化膜２１゛が形成される。
この場合、８１ 基板１１内にイオン打込みされていた
硼素Ｂが内部に拡散されてＰ＋層２２が同時に形成され
る。次に第１のＳｉ３Ｎ４膜１３およびサイドウオール
５ｉｓＮ＋膜１９を燐識により除去する。
硼素Ｂが内部に拡散されてＰ＋層２２が同時に形成され
る。次に第１のＳｉ３Ｎ４膜１３およびサイドウオール
５ｉｓＮ＋膜１９を燐識により除去する。
以上説明し１ｃように本発明によれは、Ｓ１０！膜およ
び５ｉｓＮ←膜からなるＬＯＧＯ３Ｓｉ酸化用マスクの
側面に、Ｓｌ基板と接触する遮蔽用Ｓ ｉ ｓ Ｎａ膜
を有する半導体装置において、迦蔽用５ｉｓＮｓ膜の先
端部に予め５ｉｎ２バンド領域を形成しておくことによ
り遮蔽用５ｉｓＮｉ、膜とＳｉ基板とのコンタクト領域
を小さくシ、シかる後にＬＯＧＯ８酸化ａｔ形成するこ
とにより、双方間のストレスが緩和されるので、Ｓｔ
基板の結晶欠陥の発生？確実に防止でき、品質、信頼性
の高い牛導体装置が得られるという極めて優れた効果を
有する。
び５ｉｓＮ←膜からなるＬＯＧＯ３Ｓｉ酸化用マスクの
側面に、Ｓｌ基板と接触する遮蔽用Ｓ ｉ ｓ Ｎａ膜
を有する半導体装置において、迦蔽用５ｉｓＮｓ膜の先
端部に予め５ｉｎ２バンド領域を形成しておくことによ
り遮蔽用５ｉｓＮｉ、膜とＳｉ基板とのコンタクト領域
を小さくシ、シかる後にＬＯＧＯ８酸化ａｔ形成するこ
とにより、双方間のストレスが緩和されるので、Ｓｔ
基板の結晶欠陥の発生？確実に防止でき、品質、信頼性
の高い牛導体装置が得られるという極めて優れた効果を
有する。
第１図および第２図は従来の半導体装置の製造方法の一
例全説明するための要部断面図、第３図（ａ）〜（ワ）
は本発明による半導体装置の製造方法の一例全説明する
ための要部拡大断面工程図でるる。 １１拳・・ΦＰ形Ｓｔ基板、１２・・・・ストレス緩和
層Ｓｉｇｈ膜、１３・・・・第１のＳ ｉ ｓ Ｎ４痕
、１４・・拳・第１の５ｔ０２膜、１５会・會Ｑ第２の
５ｉｓＮ４膜、１６拳・・・第３の５ｉｓＮ４膜、１６
′ ・・・・サイドウオール５ｉｓＮ４膜、１Ｔ・・・
・第２のＳ ｉ（ｈ膜、１７’ 彎・Φ・サイドウオー
ル５ｉｆｔ膜、 １８ ・・・・熱酸化膜、１９・・・
・サイドウオールＳｉ３Ｎ４膜、１９′ ・・・・耳状
領域、２０・・・・サイドウオ ／’５１０２膜、２１
・・・・５ｉＯ２ｒＲ化膜、２２−−−−Ｐ”Ｆｆ４゜ 第１図 。 （Ｃ１ 第３図 第３０ 手続補正書（方式ン 事件の表示 昭和５９ 年特許願第 １６４９１、 発明の名称 半導体装置の製造方法 補正をする者 隅との関係 特許出願人 名 称 ＋５１＋１ｉ１：ｌ 式
会 社 日 立 製 作 所代
理 人 補正 の 対 象 明細１１１の発明の詳細な説明の欄
補正の内容 １．明細書の第２頁第１７行〜第３頁第１行のｒＴＨＥ
ＳＷＡＭＩ−Δ Ｄ ｅｆｅｃｔ ｆｒｅｅａｎ
ｄ ｎｅａｒ ｚｅｒｏ Ｂｉｒｄ’ｓ Ｂｅ
ａｋ １ｏｃａｌｏｘｉｄａｔｉｏｎ ｐｒｏｃ
ｅｓｓ ａｎｄ ｉｔｓ ａｐｐｌｉｃａ
ｔｉｏｎｉｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏにｙ、
ＩＥＤＭ−８２＃９．３． ＰＰ ２２４． Ｊを
「アイ イー デーエム（ＩＥＤＭ）８２ ９．３
第２２４頁〜第２２７頁記載の論文「欠陥発生がなくバ
ードビークが雰に近い選択酸化プロセスＳＷＡＭＩとそ
のＶＬＳ Ｉ技術ヘノ適用Ｊ （ＴＨＥ ＳＷＡＭ
Ｉ−Ａ ＤＥＦＥＣＴ ＦＲＥＥ ＡＮＤ Ｎ
ＥＡＲ−ＺＥＲＯＢＩＲＤ’５−ＢＥＡＫ ＬＯＣＡ
ＬＯＸＩＤＡＴＩＯＮ ＰＲＯＣＥＳＳ ＡＮＤＩ
ＴＳ ＡＰＰＬＩＣＡＴＩＯＮ ＩＮ Ｖ
ＬＳＩＴＥＣＨＮＯＬＯＧＹ）Ｊと補正する。 以 上
例全説明するための要部断面図、第３図（ａ）〜（ワ）
は本発明による半導体装置の製造方法の一例全説明する
ための要部拡大断面工程図でるる。 １１拳・・ΦＰ形Ｓｔ基板、１２・・・・ストレス緩和
層Ｓｉｇｈ膜、１３・・・・第１のＳ ｉ ｓ Ｎ４痕
、１４・・拳・第１の５ｔ０２膜、１５会・會Ｑ第２の
５ｉｓＮ４膜、１６拳・・・第３の５ｉｓＮ４膜、１６
′ ・・・・サイドウオール５ｉｓＮ４膜、１Ｔ・・・
・第２のＳ ｉ（ｈ膜、１７’ 彎・Φ・サイドウオー
ル５ｉｆｔ膜、 １８ ・・・・熱酸化膜、１９・・・
・サイドウオールＳｉ３Ｎ４膜、１９′ ・・・・耳状
領域、２０・・・・サイドウオ ／’５１０２膜、２１
・・・・５ｉＯ２ｒＲ化膜、２２−−−−Ｐ”Ｆｆ４゜ 第１図 。 （Ｃ１ 第３図 第３０ 手続補正書（方式ン 事件の表示 昭和５９ 年特許願第 １６４９１、 発明の名称 半導体装置の製造方法 補正をする者 隅との関係 特許出願人 名 称 ＋５１＋１ｉ１：ｌ 式
会 社 日 立 製 作 所代
理 人 補正 の 対 象 明細１１１の発明の詳細な説明の欄
補正の内容 １．明細書の第２頁第１７行〜第３頁第１行のｒＴＨＥ
ＳＷＡＭＩ−Δ Ｄ ｅｆｅｃｔ ｆｒｅｅａｎ
ｄ ｎｅａｒ ｚｅｒｏ Ｂｉｒｄ’ｓ Ｂｅ
ａｋ １ｏｃａｌｏｘｉｄａｔｉｏｎ ｐｒｏｃ
ｅｓｓ ａｎｄ ｉｔｓ ａｐｐｌｉｃａ
ｔｉｏｎｉｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏにｙ、
ＩＥＤＭ−８２＃９．３． ＰＰ ２２４． Ｊを
「アイ イー デーエム（ＩＥＤＭ）８２ ９．３
第２２４頁〜第２２７頁記載の論文「欠陥発生がなくバ
ードビークが雰に近い選択酸化プロセスＳＷＡＭＩとそ
のＶＬＳ Ｉ技術ヘノ適用Ｊ （ＴＨＥ ＳＷＡＭ
Ｉ−Ａ ＤＥＦＥＣＴ ＦＲＥＥ ＡＮＤ Ｎ
ＥＡＲ−ＺＥＲＯＢＩＲＤ’５−ＢＥＡＫ ＬＯＣＡ
ＬＯＸＩＤＡＴＩＯＮ ＰＲＯＣＥＳＳ ＡＮＤＩ
ＴＳ ＡＰＰＬＩＣＡＴＩＯＮ ＩＮ Ｖ
ＬＳＩＴＥＣＨＮＯＬＯＧＹ）Ｊと補正する。 以 上
Claims (1)
- ＳｉＯ＿２膜およびＳｉ＿３Ｎ＿４膜からなるＬＯＣ
ＯＳＳｉ酸化用マスクの側面にＳｉ基板と接触するＳｉ
＿３Ｎ＿４膜を形成してＬＯＣＯＳ酸化を行なうことに
よりＬＯＣＯＳ酸化膜を形成する半導体装置の製造方法
において、前記Ｓｉ基板と接触するＳｉ＿３Ｎ＿４膜の
先端部に予めＳｉＯ＿２パッド領域を形成することを特
徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164914A JPS6143444A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164914A JPS6143444A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143444A true JPS6143444A (ja) | 1986-03-03 |
Family
ID=15802253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164914A Pending JPS6143444A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143444A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139409A (ja) * | 1988-11-18 | 1990-05-29 | Teijin Ltd | 産業資材用高収縮性ポリエステル繊維 |
-
1984
- 1984-08-08 JP JP59164914A patent/JPS6143444A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139409A (ja) * | 1988-11-18 | 1990-05-29 | Teijin Ltd | 産業資材用高収縮性ポリエステル繊維 |
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