JPS6143864B2 - - Google Patents
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- JPS6143864B2 JPS6143864B2 JP52065455A JP6545577A JPS6143864B2 JP S6143864 B2 JPS6143864 B2 JP S6143864B2 JP 52065455 A JP52065455 A JP 52065455A JP 6545577 A JP6545577 A JP 6545577A JP S6143864 B2 JPS6143864 B2 JP S6143864B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0278—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline channels on wafers after forming insulating device isolations
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
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- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
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- H10D64/251—Source or drain electrodes for field-effect devices
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
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- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、とくにMOS型半導体装
置に関する。
置に関する。
最近、少なくともソース引出し電極及びドレイ
ン引出し電極下に埋込絶縁物層を有するMOS電
界効果トランジスタが開発された。このトランジ
スタは、ゲート直下、チヤンネル領域およびその
極近傍を除く全ての領域に埋込酸化層が設けられ
ている。したがつてこのトランジスタはSOS
（Silicon−on−Sapphire）構造のMOS電界効果ト
ランジスタと同様に、ソース・ドレイン接合容量
がきわめて小さいため、高周波特性に優れてい
る。しかしながら、構造が従来の電界効トランジ
スタと異なるために製造方法がかなりむずかし
く、少しい不注意でソースとドレイン間が短絡す
るという事故が多く発生するため、非常に歩留り
が悪いという欠点がある。
ン引出し電極下に埋込絶縁物層を有するMOS電
界効果トランジスタが開発された。このトランジ
スタは、ゲート直下、チヤンネル領域およびその
極近傍を除く全ての領域に埋込酸化層が設けられ
ている。したがつてこのトランジスタはSOS
（Silicon−on−Sapphire）構造のMOS電界効果ト
ランジスタと同様に、ソース・ドレイン接合容量
がきわめて小さいため、高周波特性に優れてい
る。しかしながら、構造が従来の電界効トランジ
スタと異なるために製造方法がかなりむずかし
く、少しい不注意でソースとドレイン間が短絡す
るという事故が多く発生するため、非常に歩留り
が悪いという欠点がある。
例えば半導体基板と、絶縁層との境界部分で
は、これらの上に成長される半導体層が多結晶化
し易い。該多結晶半導体層中では不純物の急速な
拡散が行なわれるため、例えばソース，ドレイン
拡散層の際、ゲート電極下の該多結晶シリコン層
部分を介してソース，ドレイン領域形成用不純物
が急速拡散し、該ゲート電極下の多結晶シリコン
層内においてソース領域、ドレイン領域間が短絡
してしまう。
は、これらの上に成長される半導体層が多結晶化
し易い。該多結晶半導体層中では不純物の急速な
拡散が行なわれるため、例えばソース，ドレイン
拡散層の際、ゲート電極下の該多結晶シリコン層
部分を介してソース，ドレイン領域形成用不純物
が急速拡散し、該ゲート電極下の多結晶シリコン
層内においてソース領域、ドレイン領域間が短絡
してしまう。
本発明は上述の如き従来の欠点を改善する新規
な発明であり、その目的はソースとドレイン間が
短絡しないような構造を有する埋込絶縁物層を有
するMOS電界効果トランジスタを提供すること
にある。
な発明であり、その目的はソースとドレイン間が
短絡しないような構造を有する埋込絶縁物層を有
するMOS電界効果トランジスタを提供すること
にある。
その目的を達成せしめるために、本発明の半導
体装置は、一導電型の半導体基板上に形成された
開口を有する埋込絶縁物層と、該埋込絶縁物層の
開口内の半導体基板上から両側の埋込絶縁物層上
に延在して設けられた半導体層と、該半導体層が
設けられた以外の部分を覆う該半導体の酸化膜と
を備え、該半導体層の開口内の領域は、一導電型
で表面にゲート酸化膜を有するチヤネル形成領域
となされるとともに該チヤネル形成領域を挾む両
側の領域は反対導電型のソース領域およびドレイ
ン領域となされ、該埋込絶縁物層上へ延在して設
けられた半導体層は該ソース領域およびドレイン
領域に各々接続する反対導電型のソース引出し電
極領域およびドレイン引出し電極領域となされ、
さらに、前記延在方向と直角方向のチヤネル形成
領域の幅は、前記開口の幅より小さくなされると
ともに該開口両端部と前記チヤネル形成領域のゲ
ート酸化膜両端部との間には、前記埋込絶縁物層
上の半導体の酸化膜が延在してなることを特徴と
するもので、以下実施例をあげて本発明とさらに
詳細に説明する。
体装置は、一導電型の半導体基板上に形成された
開口を有する埋込絶縁物層と、該埋込絶縁物層の
開口内の半導体基板上から両側の埋込絶縁物層上
に延在して設けられた半導体層と、該半導体層が
設けられた以外の部分を覆う該半導体の酸化膜と
を備え、該半導体層の開口内の領域は、一導電型
で表面にゲート酸化膜を有するチヤネル形成領域
となされるとともに該チヤネル形成領域を挾む両
側の領域は反対導電型のソース領域およびドレイ
ン領域となされ、該埋込絶縁物層上へ延在して設
けられた半導体層は該ソース領域およびドレイン
領域に各々接続する反対導電型のソース引出し電
極領域およびドレイン引出し電極領域となされ、
さらに、前記延在方向と直角方向のチヤネル形成
領域の幅は、前記開口の幅より小さくなされると
ともに該開口両端部と前記チヤネル形成領域のゲ
ート酸化膜両端部との間には、前記埋込絶縁物層
上の半導体の酸化膜が延在してなることを特徴と
するもので、以下実施例をあげて本発明とさらに
詳細に説明する。
第１図Ａは本発明に係る埋込絶縁物層型の
MOS電界効果トランジスタの一実施例を示す正
面図、第１図Ｂは第１図ＡにおけるＢ−B′線に沿
つて切断した断面図、第１図Ｃは第１図Ａにおけ
るＣ−C′線に沿つて切断した断面図である。同
図中１はＰ型シリコン半導体基板、２は熱酸化に
より形成した二酸化シリコン（SiO2）層で、埋込
絶縁物層である。３は多結晶（ポリ）シリコン層
からなるドレイン引出し電極で、N+型である。
４はポリシリコン層からなるソース引出し電極
で、やはりN+型である。５はシリコン半導体基
板１上に積層されたP-型のエピタキシヤル層、
６はエピタキシヤル層５上に設けられたゲート酸
化膜、７はポリシリコン層からなるゲート電極、
８はソース引出し電極およびドレイン引出し電極
を形成するためのポリシリコン層を選択的に酸化
して形成した二酸化シリコン層、９はPSG膜でソ
ース引出し電極及びソース領域、ドレイン引出し
電極及びドレイン領域、ゲート電極に不純物とし
ての燐（Ｐ）を拡散するための不純物拡散源であ
ると同時にパツシベーシヨン膜としても働く。１
０，１１，１２はそれぞれアルミニウム配線で、
１０がドレイン引出配線、１１がソース引出配
線、１２がゲート引出配線となる。１３はドレイ
ン電極窓、１４はソース電極窓、１５はゲート電
極窓、１６はドレイン領域で、エピタキシヤル層
５とドレイン引出し電極領域３間に形成された
N+領域であり、１７はソース領域でエピタキシ
ヤル層５とソース引出し電極４との間に形成され
たN+領域である。
MOS電界効果トランジスタの一実施例を示す正
面図、第１図Ｂは第１図ＡにおけるＢ−B′線に沿
つて切断した断面図、第１図Ｃは第１図Ａにおけ
るＣ−C′線に沿つて切断した断面図である。同
図中１はＰ型シリコン半導体基板、２は熱酸化に
より形成した二酸化シリコン（SiO2）層で、埋込
絶縁物層である。３は多結晶（ポリ）シリコン層
からなるドレイン引出し電極で、N+型である。
４はポリシリコン層からなるソース引出し電極
で、やはりN+型である。５はシリコン半導体基
板１上に積層されたP-型のエピタキシヤル層、
６はエピタキシヤル層５上に設けられたゲート酸
化膜、７はポリシリコン層からなるゲート電極、
８はソース引出し電極およびドレイン引出し電極
を形成するためのポリシリコン層を選択的に酸化
して形成した二酸化シリコン層、９はPSG膜でソ
ース引出し電極及びソース領域、ドレイン引出し
電極及びドレイン領域、ゲート電極に不純物とし
ての燐（Ｐ）を拡散するための不純物拡散源であ
ると同時にパツシベーシヨン膜としても働く。１
０，１１，１２はそれぞれアルミニウム配線で、
１０がドレイン引出配線、１１がソース引出配
線、１２がゲート引出配線となる。１３はドレイ
ン電極窓、１４はソース電極窓、１５はゲート電
極窓、１６はドレイン領域で、エピタキシヤル層
５とドレイン引出し電極領域３間に形成された
N+領域であり、１７はソース領域でエピタキシ
ヤル層５とソース引出し電極４との間に形成され
たN+領域である。
なお、上述の如き本発明に係る半導体装置は、
ゲート電極下のチヤンネル形成領域の幅ＷGが、
埋込絶縁物層２にあげられた窓の幅ＷOXよりも小
さく形成される点が大きな特徴であるが、このこ
とについて次に説明する。
ゲート電極下のチヤンネル形成領域の幅ＷGが、
埋込絶縁物層２にあげられた窓の幅ＷOXよりも小
さく形成される点が大きな特徴であるが、このこ
とについて次に説明する。
本発明に係る半導体装置は、次のような工程を
経て製造される。まずＰ型シリコン半導体基板１
の上に形成された二酸化シリコン層２に、窓あけ
を行なつてシリコン半導体基板１の一部を窓２′
の中に表出させる。このときの窓の幅をＷOXとす
る。次に該半導体基板をエピタキシヤル成長装置
内に配置して該半導体基板の表面上にシリコンの
層を積層する。この工程で、二酸化シリコン層２
の上にはノンドーブのポリシリコン層が成長し、
シリコン半導体基板１の露出表面すなわち窓の中
には単結晶のエピタキシヤル層５が成長する。ま
た該二酸化シリコン層２と半導体基板１との境界
部、すなわち、二酸化シリコン層２に設けられた
窓２′の内側縁部付近にはポリシリコン層が形成
される。この部分は半導体基板１の露出している
直上部にもかかわらず、二酸化シリコン層２の存
在により多結晶質のシリコン層が成長してしま
う。この工程で、エピタキシヤル層５には、シリ
コン半導体基板１から不純物が拡散されて、該エ
ピタキシヤル層５はP-型となる。次に第１図Ａ
において線２０で囲んだ内側部分に窒化シリコン
（Si3N4）膜を被着する。この窒化シリコン
（Si3N4）膜の幅ＷGは窓幅ＷOXよりも狭くしてあ
る。また、このＷGは後にチヤンネル形成領域の
幅となる。このようにＷG＜ＷOXとすることによ
り、チヤンネル領域は必ず単結晶のエピタキシヤ
ル層５上に形成されることになる。
経て製造される。まずＰ型シリコン半導体基板１
の上に形成された二酸化シリコン層２に、窓あけ
を行なつてシリコン半導体基板１の一部を窓２′
の中に表出させる。このときの窓の幅をＷOXとす
る。次に該半導体基板をエピタキシヤル成長装置
内に配置して該半導体基板の表面上にシリコンの
層を積層する。この工程で、二酸化シリコン層２
の上にはノンドーブのポリシリコン層が成長し、
シリコン半導体基板１の露出表面すなわち窓の中
には単結晶のエピタキシヤル層５が成長する。ま
た該二酸化シリコン層２と半導体基板１との境界
部、すなわち、二酸化シリコン層２に設けられた
窓２′の内側縁部付近にはポリシリコン層が形成
される。この部分は半導体基板１の露出している
直上部にもかかわらず、二酸化シリコン層２の存
在により多結晶質のシリコン層が成長してしま
う。この工程で、エピタキシヤル層５には、シリ
コン半導体基板１から不純物が拡散されて、該エ
ピタキシヤル層５はP-型となる。次に第１図Ａ
において線２０で囲んだ内側部分に窒化シリコン
（Si3N4）膜を被着する。この窒化シリコン
（Si3N4）膜の幅ＷGは窓幅ＷOXよりも狭くしてあ
る。また、このＷGは後にチヤンネル形成領域の
幅となる。このようにＷG＜ＷOXとすることによ
り、チヤンネル領域は必ず単結晶のエピタキシヤ
ル層５上に形成されることになる。
次いで前記窒化シリコン（Si3N4）をマスクとし
て熱酸化を行ない、不要なポリシリコン層を酸化
して二酸化シリコン層８を形成する。このときＷ
G＜ＷOXであるため、第１図Ｂにおいて３０で示
す部分は十分深く酸化される。もし、ＷG≧ＷOX
という条件で酸化を行なうと、この部分３０にポ
リシリコンが残留してしまう。該ポリシリコン層
は、前述の如く単結シリコン層よりも不純物の拡
散係数が大きい。従つて、ソース引出し電極４、
ソース領域１７とドレイン引出し電極領域３、ド
レイン領域１６の形成のための不純物拡散の際、
該不純物が部分３０におけるポリシリコン層中を
急速に拡散して、ソース領域−ドレイン領域間に
短絡してしまう。また短絡しないまでもソース−
ドレイン間耐圧を減少させたり、漏れ電流を増大
させてしまう。
て熱酸化を行ない、不要なポリシリコン層を酸化
して二酸化シリコン層８を形成する。このときＷ
G＜ＷOXであるため、第１図Ｂにおいて３０で示
す部分は十分深く酸化される。もし、ＷG≧ＷOX
という条件で酸化を行なうと、この部分３０にポ
リシリコンが残留してしまう。該ポリシリコン層
は、前述の如く単結シリコン層よりも不純物の拡
散係数が大きい。従つて、ソース引出し電極４、
ソース領域１７とドレイン引出し電極領域３、ド
レイン領域１６の形成のための不純物拡散の際、
該不純物が部分３０におけるポリシリコン層中を
急速に拡散して、ソース領域−ドレイン領域間に
短絡してしまう。また短絡しないまでもソース−
ドレイン間耐圧を減少させたり、漏れ電流を増大
させてしまう。
本発明によれば、この部分３０における多結晶
シリコン層を酸化して絶縁物に変換してしまうた
め、このようなソース−ドレイン間の短絡等を防
止することができる。
シリコン層を酸化して絶縁物に変換してしまうた
め、このようなソース−ドレイン間の短絡等を防
止することができる。
次いで、前記窒化シリコン（Si3N4）を除去した
後、表出したシリコンの表面を薄く酸化せしめ、
さらにこの工程で形成された薄い二酸化シリコン
層（SiO2）膜の上を含む全面にポリシリコンを積
層した後、このポリシリコンをバターニングして
ゲート電極７を形成するが、このときゲート電極
７の幅は前記ＷGより充分広い。そしてゲート電
極７をマスクとして薄い二酸化シリコン
（SiO2）膜をセルフアラインでエツチングしてゲ
ート酸化膜６を形成し、次いで全面PSG膜９を被
着してソース引出し電極、ドレイン引出し電極領
域及びゲート電極に不純物としての燐（Ｐ）をド
ライブインして導電化した後、PSG膜９に電極窓
をあけてアルミニウム配線を施こす。
後、表出したシリコンの表面を薄く酸化せしめ、
さらにこの工程で形成された薄い二酸化シリコン
層（SiO2）膜の上を含む全面にポリシリコンを積
層した後、このポリシリコンをバターニングして
ゲート電極７を形成するが、このときゲート電極
７の幅は前記ＷGより充分広い。そしてゲート電
極７をマスクとして薄い二酸化シリコン
（SiO2）膜をセルフアラインでエツチングしてゲ
ート酸化膜６を形成し、次いで全面PSG膜９を被
着してソース引出し電極、ドレイン引出し電極領
域及びゲート電極に不純物としての燐（Ｐ）をド
ライブインして導電化した後、PSG膜９に電極窓
をあけてアルミニウム配線を施こす。
以上詳細に説明したように、本発明に係る埋込
絶縁物層のMOS型半導体装置は、埋込絶縁物層
にあけられた窓の幅ＷOXよりもチヤンネル形成領
域の幅ＷGを小さくし、絶縁層の窓部において半
導体基板表出面との境界部に形成される多結晶シ
リコン層部分を酸化し、絶縁層に変換してしまう
ため、従来の埋込絶縁層型のMOS型半導体装置
のようにソース領域とドレイン領域とが短絡する
という事故が皆無とすることができる。またＷG
＜ＷOXとすることによるもう一つの利点は、ゲー
ト酸化膜が常に単結晶シリコン上に形成されるこ
とである。
絶縁物層のMOS型半導体装置は、埋込絶縁物層
にあけられた窓の幅ＷOXよりもチヤンネル形成領
域の幅ＷGを小さくし、絶縁層の窓部において半
導体基板表出面との境界部に形成される多結晶シ
リコン層部分を酸化し、絶縁層に変換してしまう
ため、従来の埋込絶縁層型のMOS型半導体装置
のようにソース領域とドレイン領域とが短絡する
という事故が皆無とすることができる。またＷG
＜ＷOXとすることによるもう一つの利点は、ゲー
ト酸化膜が常に単結晶シリコン上に形成されるこ
とである。
若し、ＷG≧ＷOXであると、ゲート酸化膜の一
部が多結晶シリコン上に形成されてしまう。一般
に多結晶シリコン上に形成された熱酸化膜
（SiO2）は、同一条件で単結晶シリコン上に形成
された熱酸化膜より、電気的耐圧が劣るため、ゲ
ート耐圧の低い素子が形成されてしまうおそれが
ある。みたがつて、ＷG＜ＷOXとすることは、ゲ
ート耐の向上の点からも好ましい。ここのため製
造の歩留りが向上し、高周波特の優れた埋込絶縁
物層型のMOS半導体装置を安価に提供すること
ができる。
部が多結晶シリコン上に形成されてしまう。一般
に多結晶シリコン上に形成された熱酸化膜
（SiO2）は、同一条件で単結晶シリコン上に形成
された熱酸化膜より、電気的耐圧が劣るため、ゲ
ート耐圧の低い素子が形成されてしまうおそれが
ある。みたがつて、ＷG＜ＷOXとすることは、ゲ
ート耐の向上の点からも好ましい。ここのため製
造の歩留りが向上し、高周波特の優れた埋込絶縁
物層型のMOS半導体装置を安価に提供すること
ができる。
第１図Ａは本発明に係る埋込絶縁層型のMOS
電界効果トランジスタを示す正面図、第１図Ｂは
第１図ＡにおけるＢ−B′線に沿つて切断した断面
図、第１図Ｃは第１図ＡにおけるＣ−C′線に沿
つて切断した断面図である。 図中、１はシリコン半導体基板、２は二酸化シ
リコン層、３はドレイン引出し電極領域、４はソ
ース引出し電極、５はエピタキシヤル層、６はゲ
ート酸化膜、７はゲート電極である。
電界効果トランジスタを示す正面図、第１図Ｂは
第１図ＡにおけるＢ−B′線に沿つて切断した断面
図、第１図Ｃは第１図ＡにおけるＣ−C′線に沿
つて切断した断面図である。 図中、１はシリコン半導体基板、２は二酸化シ
リコン層、３はドレイン引出し電極領域、４はソ
ース引出し電極、５はエピタキシヤル層、６はゲ
ート酸化膜、７はゲート電極である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板上に形成された開口を
有する埋込絶縁物層と、 該埋込絶縁物層の開口内の半導体基板上から両
側の埋込絶縁物層上に延在して設けられた半導体
層と、 該半導体層が設けられた以外の部分を覆う該半
導体の酸化膜とを備え、 該半導体層の開口内の領域は、一導電型で表面
にゲート酸化膜を有するチヤネル形成領域となさ
れるとともに該チヤネル形成領域を挾む両側の領
域は反対導電型のソース領域およびドレイン領域
となされ、該埋込絶縁物層上へ延在して設けられ
た半導体層は該ソース領域およびドレイン領域に
各々接続する反対導電型のソース引出し電極領域
およびドレイン引出し電極領域となされ、 さらに、前記延在方向と直角方向のチヤネル形
成領域の幅は、前記開口の幅より小さくなされる
とともに該開口両端部と前記チヤネル形成領域の
ゲート酸化膜両端部との間には、前記埋込絶縁物
層上の半導体の酸化膜が延在してなることを特徴
とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6545577A JPS54881A (en) | 1977-06-03 | 1977-06-03 | Semiconductor device |
| GB24695/78A GB1604786A (en) | 1977-06-03 | 1978-05-31 | Semiconductor device and process for producing the same |
| NLAANVRAGE7806006,A NL186664C (nl) | 1977-06-03 | 1978-06-02 | Halfgeleiderinrichting en werkwijze voor het vervaardigen daarvan. |
| DE2824419A DE2824419C2 (de) | 1977-06-03 | 1978-06-03 | Feldeffekttransistor und Verfahren zu dessen Herstellung |
| US05/912,736 US4251828A (en) | 1977-06-03 | 1978-06-05 | Semiconductor device and process for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6545577A JPS54881A (en) | 1977-06-03 | 1977-06-03 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54881A JPS54881A (en) | 1979-01-06 |
| JPS6143864B2 true JPS6143864B2 (ja) | 1986-09-30 |
Family
ID=13287619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6545577A Granted JPS54881A (en) | 1977-06-03 | 1977-06-03 | Semiconductor device |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4251828A (ja) |
| JP (1) | JPS54881A (ja) |
| DE (1) | DE2824419C2 (ja) |
| GB (1) | GB1604786A (ja) |
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