JPS6144471A - 半導体ディバイス用保護装置 - Google Patents

半導体ディバイス用保護装置

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JPS6144471A
JPS6144471A JP60122365A JP12236585A JPS6144471A JP S6144471 A JPS6144471 A JP S6144471A JP 60122365 A JP60122365 A JP 60122365A JP 12236585 A JP12236585 A JP 12236585A JP S6144471 A JPS6144471 A JP S6144471A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
［産業上の利用分野］ 本発明は半導体デバイス、特に半導体デ／くイスの入出
力端子用の静電放電保護回路に関するものである。 ［従来の技術］ ＭＯＳデバイスはすべてその入力および出力パッドの部
分に、静電放電による内部回路の破損防止用保護回路が
設けである。　この種の保護回路が耐え得る電圧レベル
は９通常約３０００ボルトであるが、ＭＯＳデバイスは
、この程度の保護レベルであっても１通常の取扱い中に
破損をきたすことがある。 ［目的］ 本発明は上記の問題を解決するためになされたもので、
その主たる目的はＭＯ３Ｉ積回路の静電放電に対する。 改良された保護回路を提供することにある。　本発明の
他の目的は、　３００Ｇポルト以上の静電放電、好まし
くは８０００から１００００ポルトの静電放電まで耐え
られるようなＭＯＳデノ（イスの入出力保護回路を提供
することにある。 ［発明の概要〕 本発明の一実施例においては、ＭＯＳデノくイスの入力
保護回路に金属ポンプイングツくラドと接地間に接続さ
れた厚膜酸化物層を有するトランジスタを設ける。　こ
のトランジスタのチャンネル幅は、ｎ主放電により生ず
る。大きくかつ持続時間の短い電流スパイクに充分耐え
られるような値にこれを設定する６　　さらに重要なこ
とは、このトランジスＪのドレインに至る金属−シリコ
ン基板間の接触部と、トランジスタのチャンネル（熱の
発生はほとんどこの個所で生じる）間の間隔を通常より
も大きな値に設定することにより、静電放電による電流
スパイクの発生期間中に、シリコン基板の表面に沿って
伝播する熱により接触部の金属材が溶融するのを防止す
る。　なお、このように接触部とチャンネルとの間隔を
大きくとるようにした構成は出力パッド用回路、あるい
はダイオードによる保護デバイスを用いた回路にも適用
しうるちのである。 ［実施例］ 以下９図面に示す実施例につき本発明の詳細な説明する
。 第１図ないし第３図に示すように、ＭＯＳデバイスの入
力回路には金属ボンディングパッド１０が設けてあり、
この金属ボンディングパッドｌＯは金属導体１１により
トランジスタ１３のドレイン１２に接続されている。　
　このトランジスタ１３のゲート１４はそのドレイン１
２と短絡され、またソース１５はＶｓｓライン１Ｂに接
続されている。　上記パッドｌＯの電位がＶｓｓに対し
て正のレベルとなって、このレベルが、Ｖｓｓレベルに
対して＋２０または＋２５ボルト程度の酸化厚膜層スレ
ショルドレベルを越える値になると、トランジスタ１３
は２次ブレークダウンを起こして低インピーダンス状態
となり、■ｓｓライン１６と完全に導通する。　一方、
パッド１０の電位がＶｓｓに対して負のレベルになると
、Ｎ＋ドレイン領域１２（第３図）はフォーミングバイ
アスを受けた場合のダイオードとして働いて、Ｖｓｓラ
イン１６と完全に導通する。　　トランジスタ１３のド
レインノード１２は、電気抵抗として機能する長いＮ中
型通路部１７の一端に接続されており、この抵抗体の他
端は「フィールドプレートダイオード」として機能する
ＭＯＳトランジスタ１９のドレイン１８に接続されてい
る。　　トランジスタ１．９のソース２０は全屈−シリ
コン接触部２１を介してＶｓｓライン１６に接続されて
おり、またそのゲート２２（本実施例では多結晶シリコ
ンからなる）も接触部２３を介してＶｓｓライン１６と
接続されている。　拡散抵抗としてのＮ中型通路部１７
およびフィールドプレートダイオードとしてのＭｏＳト
ランジスタ１８は、前記パッド１０とチップの内部回路
との間の絶縁段として機能するものである。　　ドレイ
ンノード１８は、金属−シリコン接触部２４によりチッ
プの内部回路（たとえばアドレスバッファ回路等）に接
続されている。　前記ＭＯ５）ランジスタ１８は。 そのポリシリコンゲート２２の下部に通常の薄膜ゲート
酸化物層を有し、一方トランジスタ１３はゲー）１４の
下部に厚膜フィールド酸化物層を有している。 第１図、第２図、第３図に示す保護回路の顕著な特徴は
、トランジスタ１３のチャンネル幅Ｗと５このチャンネ
ルの端部２５からドレイン１２を金属導体１１に結合す
る金属−シリコン接触部２Ｂに至る距離Ａの設定にある
ことが見出された。　この距離Ａの設定が支配的である
所以は、トランジスタ１３のチャンネル領°域で熱が発
生し、この熱が上記チャンネル端部２５からシリコンの
表面に沿って金属接触部２６に伝達され、該接触部を形
成するアルミ材を溶融させてシリコンの溶融混合（アロ
イング）をきたすことにより、該アルミ層がシリコン層
内に入り込んで、その接合面を短絡することがあるため
である。　この場合、シリコンはシリコン酸化物に較べ
てより良好な熱伝導体であるため、熱は接合部上方の金
属部分へ垂直に伝播するよりもむしろ、シリコンチップ
の表面に沿って接触部２６に伝達されることとなる。 上記第１図、　ｆｉｒ、　２図、第３図の入力保護回路
は、パッド１０に発生する。たとえば７０００ないし８
０００ポルトの静電圧ビルドアップに耐えられるように
構成されている。　静電圧はピーク電流が非常に高くし
かも持続時間の短いごく瞬時的な電流スパイクにより放
電される。　　ＭＯＳデバイスの酎えうる静電圧は一般
にわずか３０００ボルト程度のものであるが、この程度
の電圧は通常の取扱い中でも摩擦等により容易に発生す
るので、従来はこのような静電圧に起因する破損を防止
するために。 デバイスの端子をすべて接地するか、あるいはこれらを
相互に短絡させておくなど、特別の予防措置を講するこ
とが必要であった。 本発明によれば、トランジスタ１３の前記チャンネル幅
Ｗを少なくとも約５ないし６ミル（５×１／１０００−
６　Ｘ　ｌ／１０００インチ）すなわち、約０．１２７
ｍ■〜０．１５２ｍｍに設定することにより、大きな瞬
時電流スパイクを僅小の順方向電圧降下で導通させるこ
とができるようにする。　また上記チャンネルの長さは
これを約３ミクロンとするが、この数値は支配的なもの
ではなく、チャンネル長は通常の場合１個々のチップの
設計に用いられる設計ルールに応じた標準的なトランジ
スタの場合と同じ程度の値としてもよい、ただし、この
チャンネル長の、チャンネル幅Ｗに対する比率の好適な
数値例は約２５以上である。　一方、チャンネル端部２
５から接触部２Ｇに至る上記距離Ａは、上記チャンネル
長よりも支配的である。　すなわちこの距ＭＡは１通常
の３ミクロン設計ルールによる場合には３ミクロン程度
でよいところを、少なくとも約６ないし７ミクロン、好
ましくは８ないし１０ミクロンにこれを設定する。　そ
して、この距離Ａの。 チャンネル長に対する比率の好適な数値例は約２以上で
ある。　したがって本実施例における該距ｆｉＡは１通
常の場合の２ないし３倍の値となる。 すなわち本発明によれば、このように距ｔｌＡを設定す
ることにより、静電放電に対する保護レベルを従来の約
３０００ボルトに対して少なくとも２倍あるいは３倍ま
で向上させることが可能となるのである。　他の欠陥メ
カニズムの生ずるような。 ９０００〜１００００ポルトまでは、許容静電放電レベ
ルに対して該距１１Ａは一様に増加する関係にあり。 またチャンネル幅Ｗと上記許容静電放電レベルとの間に
は一次の関数関係があることが確認されたなお、第１図
、第２図、第３図に示したデバイスは１例えばテキサス
インスッルメンツ社を譲受人とする米国特許第４，０５
５，４４４号に記載されているような、一般的なＮチャ
ンネルシリコンゲートＭＯ５の製造工程を用いて製造す
ることができる。 本発明の概念は、第４図、第５図、第６図に示すように
、出力端子に対しても適用することが可能である。　　
この場合、出力ボンディングパッド３０は金属ライン３
１を介してトランジスタ３３のドレイン３２と接続され
、このトランジスタ３３のソース３４はＶｓｓライン３
５に接続されている。　金属ライン３１の高電圧側は、
ドレイン３８がＶｄｄライン３９に接続されたトランジ
スタ３７のソース３Ｂに接続されている。　　これら二
つのトランジスタ３３．３７のゲート４０．４１は相補
的な信号により駆動されてブシュプル出力動作を行なう
ものであり、該トランジスタ３３．３７は通常はこれを
交互櫛型結線構造とすることによって、大電流容量にお
いても均一な電流密度が得られるようにする。　このよ
うなトランジスタの構成のごく一部を第５図および第６
図に示す、　　この例ではトランジスタ３３．３７（７
）それぞれのチャンネルの実効幅Ｗは、たとえば各セグ
メントについて４００　ミクロン以上とすることにより
、これらのトランジスタが、静電放電により生じる相当
の電流スパイクにも耐えられるようにすることができる
。　ただし、接触部４２．４３の領域においてアルミ層
が溶融するという問題は依然として残るため、前記距離
Ａは前述のように一般に用いられる設定値よりも大きな
値にこれを設定することにより、電流スパイクの持続時
間中に。 ゲート４０ないし４１の下のチャンネルで発生した熱が
アルミ接触部４２．４３にまで及ばないようにするしか
して本発明の方式はさらに、０Ｍ０３回路に適用するこ
とも可能である。　　ＣＭＯＳデバイスの入力保護回路
の場合は、上述のような厚膜酸化物層を宥するトランジ
スタ１３のかわりに、−個はＶｓｓラインに、もう−個
はＶｄｄラインにそれぞれ接続された一対のダイオード
を用いるのが普通である。　これらのダイオードにおけ
る熱の発生部位は、トランジスタの場合と同様、接合領
域の空乏層である。　　したがって、ダイオードの一方
の電極に接続された金属−シリコン間の接触部と、ダイ
オードの接合部との間の距離をどのような値に設定する
かが支配的となる。　かくて本発明においては、静電放
電に対して、ＣＭＯＳデバイスの入力のための高度の保
護措置を確保するためには、この距離を一般の設計ルー
ルによる値の２ないし３倍程度に設定することが必要で
ある。 ただしこの距離は５ないし６ミクロンあるいはそれ以上
として、　７０００ないし８０００ポルトを越えるレベ
ルの放電に耐えるようにするのが好ましい。 以上本発明の実施例につき各腫説明してきたが９本発明
による装置はこれら実施例に限定されるものでなく、記
載の実施例に適宜各種の追加ないし変更を加えてもよい
ことはいうまでもない。
【発明の効果】
以上に述べたように１本発明による半導体デバイスの保
護回路は、シリコンチップの表面に設けた金属入力パッ
ド１０とトランジスタ１３．３３とからなり、このトラ
ンジスタ１３．３３は厚膜ゲート酸化物層と、前記金属
入力パッド１０を電圧供給用の導体部ＩＩ、　３１に接
続するソース−ドレイン間通路部（チャンネル）と、金
属ゲーＨ４，４０と、この金属ゲートおよび前記入力パ
ッドに対して細長の接触領域２６．４２により接続され
たドレイン領域１２．３２とを有する。　前記ソース−
ドレイン間通路部の幅はこれを該通路部の長さの少なく
とも約２５倍とするとともに、前記シリコンチップの表
面に沿って前記ソース−ドレイン間通路部から前記接触
領域２８．４２に至る距離を前記ソース−ドレイン間通
路部の長さの少なくとも約２倍とすることにより、結果
として入力あるいは出力保護対象たるＭＯＳ等の半導体
デバイス（１９）に対して、大きな瞬時電流スパイクを
借手の順方向電圧降下で導通させることができるように
し、静電放電に対する保護レベルを従来の約３０００ボ
ルトに対して少なくとも２倍あるいは３倍にまで向上さ
せることができるという効果がある。
【図面の簡単な説明】
第１図は本発明による保護回路の一実施例たる入力保護
回路を示す概略図、ｉ２図は第１図の保護回路を有する
半導体チップの一部を拡大して示す平面図、ｇＩＪ３図
は第２図の３−３線に沿う断面図、第４図は未発明を出
力保護回路に適用した場合の実施例を示す概略図、第５
図は第４図の保護回路を有する半導体チップの一部を拡
大して示す平面図、第６図は第５図の６〜６線に沿う断
面図である。 １０、　、　、　、　、　、　、　、　、　、　、入力
パッド１１、１６．３１．３５．　、　、　、　、金属
導体部１２、１８．３２．３８．　、　、　、　、　　
ドレイン１３、　ｉｌｌ、　３３．３？、　、　、　、
　、　　）ランジスタ１４、２２．４０．４１．　　、
　　、　、　、ゲート１５、２０．３４．３Ｇ、　、　
、　、　、　　ソース２１、２３．２Ｇ、　４２．４３
．　、　、接触部３０、　、　、　、　、　、　、　、
　、　、　、出力パッド図面のｉ’ｊ・Ｌ（、’：二゛
に変更なし）／’／夕ｌ Ｆｌ′ｇ、４ Ｆｉｇ、５ ｈνθ 手続補正書（方式） ％式％ ２　発明の名称 半導体デバイスの静電放電保護回路 ３　補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国テキサス用、ダラス　ノースセ
ントラル　エクスプレスウェイ　１３５００４代理人〒
１５０ ５　補正命令の日付　　昭和６０年８月７日（昭和５０
年年月３２７日送） ６　補正により増加する発明の数　　　０７　補正の対
象　　　　図　面（全図）一つｃ＋１

Claims (10)

    【特許請求の範囲】
  1. （１）ａ）シリコンチップの表面に設けた金属製入力パ
    ッドと、 ｂ）厚膜ゲート酸化物層と、前記入力パッドを電圧供給
    用の導体部に接続するソース−ドレイン間通路部と、金
    属ゲートと、この金属ゲートおよび前記入力パッドに対
    して細長の接触領域により接続されたドレイン領域とを
    有するトランジスタとからなり、 ｃ）前記ソース−ドレイン間通路部の幅を該通路部の長
    さの少なくとも約２５倍とするとともに、前記シリコン
    チップの表面に沿って前記ソース−ドレイン間通路部か
    ら前記接触領域に至る距離を前記ソース−ドレイン間通
    路部の長さの少なくとも約２倍としたことを特徴とする
    ＭＯＳデバイス用入力保護回路。
  2. （２）前記金属ゲートはこれを前記金属製入力パッドの
    延長部により形成してなる特許請求の範囲第１項に記載
    の入力保護回路。
  3. （３）前記トランジスタは前記シリコンチップの表面中
    にソース領域を有し、前記電圧供給用の導体部は該シリ
    コンチップの表面に沿って延在しかつ通常は設置された
    金属ラインによりこれを形成し、さらに第２の金属−シ
    リコン接触領域を設けてこれにより前記金属ラインを前
    記ソース領域に接続し、この第２の金属−シリコン接触
    領域も前記ソース−ドレイン間通路部の長さの少なくと
    も２倍だけ該ソース−ドレイン間通路部から相隔てて配
    置してなる特許請求の範囲第１項に記載の入力保護回路
    。
  4. （４）ａ）シリコンチップの表面に設けた金属製ボンデ
    ィングパッドと、 ｂ）該シリコンチップの表面上に形成しかつその幅がそ
    の長さよりも複数倍大きくなるような寸法とした電流通
    路部と、 ｃ）前記シリコンチップの表面に設け、かつ前記電流通
    路部を前記金属製ボンディングパッドと前記チップの電
    圧供給端子との間に直列に接続する金属−シリコン接触
    領域とからなり、 ｄ）該金属−シリコン接触領域は前記シリコンチップの
    表面に沿って前記電流通路部の幅方向と平行にかつ該幅
    の実質的部分に沿って延在し、、さらに前記金属−シリ
    コン接触領域は前記電流通路部の長さの少なくとも約２
    倍だけ前記電流通路部から相隔てて配置としたことを特
    徴とする半導体デバイス保護回路。
  5. （５）前記電流通路部はこれをＭＯＳトランジスタのチ
    ャンネルにより形成してなる特許請求の範囲第４項に記
    載の保護回路。
  6. （６）前記金属−シリコン接触領域はこれを前記チャン
    ネル上を延在する前記トランジスタの金属ゲートにより
    形成してなる特許請求の範囲第５項に記載の保護回路。
  7. （７）前記金属−シリコン接触領域はこれを前記金属製
    ボンディングパッドと接続してなる特許請求の範囲第６
    項に記載の保護回路。
  8. （８）前記チャンネルはこれを個々のセグメントに分割
    するとともに、前記トランジスタのソースおよびドレイ
    ン領域はこれを櫛型相互結線構造としてなる特許請求の
    範囲第５項に記載の保護回路。
  9. （９）前記金属製ボンディングパッドはこれを出力端子
    としてなる特許請求の範囲第８項に記載の保護回路。
  10. （１０）前記電流通路部はこれをＰＮ接合部に位置せし
    めてなる特許請求の範囲第４項に記載の保護回路。
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