JPS6146991B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は高集積化に適する低雑音接合形電界効
果トランジスタ（以下Ｊ−FETと称する。）を少
なくとも含む半導体集積回路装置に関するもので
ある。 従来より、Ｊ−FETは２乗特性、低雑音特性
等のバイポーラ素子にない特徴を有しているため
音響分野を始めとして各分野で数多く使用されて
いる。ところが、Ｊ−FETをバイポーラトラン
ジスタ等の素子と一体化した半導体集積回路にお
けるＪ−FETは、単体のＪ−FETと異なり大き
な占有面積を有することは極めて不利である。バ
イポーラ素子を有する半導体集積回路にＪ−
FETを組み込む１つの理由はバイポーラトラン
ジスタに比べて低雑音化を可能とするためであ
る。一方このＪ−FETは他のバイポーラ素子に
必要な電流が要求されるとともに、低雑音性能も
充分満足させねばならない。この条件を満足する
ためにはゲート抵抗が小さく伝達コンダクタンス
（gm）の大きなＪ−FETが要求され、大きな面
積を必要とし、集積回路内の限られた面積内に十
分な特性のＪ−FETを得ることは困難である。
すなわち上述の性能が要求されるＪ−FETは、
バイポーラトランジスタに比べ集積回路内におい
て15〜20倍程度の占有面積を必要とし、集積回路
内に複数個形成されるＪ−FETは集積回路全体
の20〜30％を占めるため集積回路チツプ面積の増
加をもたらし、集積回路の作成に極めて不利とな
つていた。 第１図はバイポーラ素子（図示せず）等と一体
に集積化されたバツクゲート構造のnchJ−FET
を示す。集積回路内に組み込まれるＪ−FETは
チヤンネル領域の形成を、バイポーラトランジス
タのベース巾が変化するほどの熱処理を行うこと
なく達成できる表面チヤンネル、Pwellバツクゲ
ート構造が採用される。１はｐ形シリコン基板、
２は基板１上に形成されたｎ形エピタキシヤル層
３はｎ形エピタキシヤル層２中に形成されゲート
となるＰ−well、４はＰ−well３の低抵抗性接触
及びMOS効果をなくすためのp⁺チヤンネルスト
ツパ、５，６はＰ−well３内に形成されたn⁺形ソ
ース・ドレイン、７はソース５、ドレイン間を接
続するｎチヤンネル、８はＰ−well３と接続され
るp⁺領域で表面ゲートとなる。９，１０，１１
はソース、ドレイン、ゲート電極、１２は絶縁酸
化膜、１３はエピタキシヤル層２を分離するｐ形
分離領域である。 この第１図に示す如きＪ−FETでは、ソース
５、ドレイン６の対向面つまりソース、ドレイン
の片方だけに一つのチヤンネルが存在するだけで
あるため、所定のgmを得ようとするとチヤンネ
ル巾Ｚを大きくする必要がある。したがつて、Ｊ
−FETの面積が大きくなるとともに、ゲート領
域が大きくなつてゲート抵抗が大きくなる。この
ようにゲート抵抗が大きくなると、熱雑音が大き
くなる問題があつた。 そこで、gmを大きくすると同時にゲート抵抗
を小さくする構造を本発明者らは先に特願昭53−
14716号にて提案した。これを第２図ａ，ｂに示
す。 第２図において、第２図ａは上面図、第２図ｂ
は第２図ａの−′断面図を示す。第２図ａは
電極部、表面ゲート、ドレイン、ソースパタンを
示したもので×印はコンタクトを示す。１０１は
ｐ形シリコン基板、１０２はｐ形基板１０１上に
形成された比抵抗１〜３Ω−cmのｎ形エピタキシ
ヤル層よりなるｎ形島領域でこの中にＪ−FET
が作り込まれる。１０３はｎ形島領域１０２中に
形成された層抵抗２〜４KΩ/□、拡散深さ３〜
４μｍのバツクゲートとなるｐ形島状領域（以下
Ｐ−wellとする。）、１０４はゲートコンタクトを
取るためのP⁺拡散層、１０５，１０５ａ，１０
５ｂは１０３内にそれぞれ形成されたｎ形ソース
領域、１０６，１０６ａ，１０６ｂ，１０６ｃは
ｎ形ドレイン領域で領域１０６ａのみで電極コン
タクトが形成されており、島領域１０２により互
いに点線のごとく電気的に接続されている。 １０７はソース、ドレイン領域間のゲート領域
１０３内に形成された層抵抗３〜５KΩ/□、拡
散深さ0.5μｍ〜1.0μｍのｎ形チヤンネル領域で
ある。１０８はチヤンネル領域に形成されゲート
領域１０３に接続され、層抵抗10Ω/□〜数100
Ω/□で深さ0.05μ〜0.3μのｐ形高濃度表面ゲー
ト領域である。この表面ゲートの形成により実質
的にＪ−FETの伝達コンダクタンスgmが決定さ
れることになる。１０９，１１０はソース領域１
０５、ドレイン領域１０６の電極配線、１１１は
ゲート電極配線、１１２はｐ形基板１０１上に形
成された絶縁酸化膜、１１３はエピタキシヤル層
１０２を他のたとえばバイポーラトランジスタ形
成用のエピタキシヤル部分と分離する為のｐ形分
離領域、なお１０４，１０５はたとえばバイポー
ラトランジスタ（図示せず）のベースエミツタと
同時に形成される。 この第２図に示す如きＪ−FETにおいては、
チヤンネル領域１０７はソース及びドレインの周
囲四面に形成されるためその分だけ伝達コンダク
タンスが大きくなる。又、第２図では表面ゲート
領域１０８がメツシユ状になるため、ゲート抵抗
は第１図の形状に比べると小さくなる。しかしな
がら伝達コンダクタンスを大きくするためにはチ
ヤンネル長ｘを短くしなければならない。このた
めゲート抵抗が大きくならざるを得ない。ゲート
領域１０８を第２図のごとくメツシユ状にしても
メツシユ個々の抵抗が大きい場合、全体のゲート
抵抗が大きくなり熱雑音も大きくなる。例えば表
面ゲートのシート抵抗が100Ω/□でチヤンネル長
ｘが５μｍ、チヤンネル巾ｙが30μｍ、y′が25μ
ｍで縦方向にソースドレインが各２つ、横方向に
もソースドレインが各２個づつならんでいる場合
にゲート抵抗は各メツシユを抵抗でモデル化し、
各点の平均をとると約560Ωとなる。この抵抗に
よる熱雑音は約30nV/√Hzである。一方Ｊ−FET
の伝達コンダクタンスgmが4.5ｍＶである場合ゲ
ート抵抗が０と考えた場合のＪ−FETの熱抵抗
は約1.7nV/√Hzである。従つてゲート抵抗560Ω
を考慮した場合のＪ−FET全体の熱雑音は約3.4
nV/√Hzという大な値となり、低雑音という特長
を有するＪ−FETの良さが低下する。 本発明は上記欠点にかんがみなされたもので、
半導体基板上に形成された一方の導電形半導体層
と、該半導体層中に埋込み形成されるとともに上
記半導体層の所定領域の側面をとり囲むモザイク
状他方の導電形バツクゲート領域と、該バツクゲ
ート領域の上部から上記半導体層の所定領域の上
部にわたつて上記半導体層表面に形成されたモザ
イク状他方導電形表面ゲート領域と、上記半導体
層表面から上記バツクゲート領域上に選択的に形
成された一方の導電形島状領域とを有し、上記表
面ゲート領域の一部と上記バツクゲート領域の一
部とを電気的に接続し、上記バツクゲート領域と
上記表面ゲート領域の対向面にはさまれた上記半
導体層をチヤンネルとし、上記島状領域を上記半
導体層上の導電体で接続してソース又はドレイン
とし、上記半導体層の所定領域をソース又はドレ
インとすることにより、所定領域上にも表面ゲー
ト形成しかつ所定領域を埋込ゲート領域下の島領
域で相互接続してソース又はドレインの表面電極
取出コンタクト部をなくすことによつて、占有面
積が少なくゲート抵抗を小さくして雑音の少ない
Ｊ−FETを得ることを目的とする。すなわち本
発明は第２図におけるドレイン領域１０６の部分
に延びる表面ゲート領域を形成したものである。 第３図ａ，ｂ，ｃは本発明の一実施例にかかる
半導体集積回路内に作成されたＪ−FETを示し
第３図ａは上面図を、同図ｂはその−′断面
図を、同図ｃは表面ゲート、埋込ゲート部のパタ
ーンを表わしている。第３図において、第２図と
同一のものにはほぼ同一の番号を付しており、１
０１はｐ形シリコン基板、１０２はｐ形基板１０
１上に形成された比抵抗１〜３Ω−cmのｎ形エピ
タキシヤル層よりなるｎ形島領域でこの中にＪ−
FETが作り込まれる。第３図ｃに右下り斜線で
示す如くｎ形島領域１０２中に形成された層抵抗
２〜４KΩ/□、拡散深さ３〜４μｍのバツクゲ
ートとなるｐ形埋込ゲート領域（以下Ｐ−wellと
する。）、１０４はゲートコンタクトを取るための
p⁺拡散層、１０５，１０５ａ，１０５ｂは１０
３内にそれぞれ形成されたｎ形ソース領域、１０
６′，１０６a′，１０６b′，１０６c′はｎ形ドレ
イン領域１０６a′のみで電極コンタクトが形成さ
れており、１０６b′，１０６c′がバツクゲート領
域に四方をとり囲まれたｎ形エピタキシヤル層の
所定領域で島領域１０２により互いに点線のごと
く電気的に接続されている。１０７はソース、ド
レイン領域間のゲート領域１０３内から島領域１
０２にわたつて形成された層抵抗３〜５KΩ/
□、拡散深さ0.5μｍ〜1.0μｍのｎ形チヤンネル
領域である。１０８，１０８a′，１０８b′は第３
図ｃに右上り斜線で示す如く、チヤンネル領域１
０７に形成されゲート領域１０３と１０４にて電
気的に接続され、層抵抗10Ω/□〜数100Ω/□で
深さ0.05μ〜0.3μのｐ形高濃度表面ゲート領域
である。この表面ゲート１０８′と埋込ゲート１
０３との対抗部分により実質的にＪ−FETの伝
達コンダクタンスgmが決定されることになる。
すなわち、１０８a′は１０６′ｂ，１０６′ｃから
１０３上にまたがつて形成されている。１０９，
１１０はソース領域１０５、ドレイン領域１０６
の電極配線、１１１はゲート電極配線、１１２は
ｐ形基板１０１上に形成された絶縁酸化膜、１１
３はエピタキシヤル層１０２を他のたとえばバイ
ポーラトランジスタ形成用のエピタキシヤル部分
と分離する為のｐ形分離領域である。なお、１０
４，１０５はたとえばバイポーラトランジスタ
（図示せず）のベース・エミツタと同時に形成さ
れる。 本実施例によれば、ドレイン領域１０６b′，１
０６c′をおおう様に表面ゲート領域１０８a′を広
く形成することによりゲート抵抗を非常に小さく
することができる。すなわち従来伝達コンダクタ
ンスgmを上げるため、チヤンネル長を短くしな
ければならず、その結果、ゲート抵抗が大きくな
つていた。ところが本発明によればゲート長は埋
込ゲート１０３と表面ゲート１０８′にはさまれ
た領域で決定されるため、チヤンネル長x′を小さ
くしてもゲート抵抗は表面ゲート１０８′がドレ
イン領域１０６上を含む広い領域に形成されてい
るため小さくなる。従つて、本発明はゲート抵抗
が小さく、熱雑音が少ない、高伝達コンダクタン
スを有するＪ−FETを提供出来る。たとえば第
３図において表面ゲート１０８′のシート抵抗が
100Ω/□でチヤンネル長x′が５μｍ、チヤンネル
巾ｙが40μｍ表面ゲート長x′が20μｍで、ソース
を縦方向に４つ、横方向に２つ並べた場合（縦方
向は一部省略している）の本実施例第３図を先願
の第２図の場合と比較したものを表１に示す。た
だし第２図においてチヤンネル長は５μｍ（ｘ＝
x′）、チヤンネル巾ｙ，y′はそれぞれ30μｍ、35
μｍ、ソースコンタクト窓の巾10μｍ、ソースコ
ンタクト窓マージン10μｍ、ゲート拡散と分離拡
散間マージンを20μｍとした。

【表】 この表１から明らかな様に本発明では、第２図
に示す例でドレイン領域１０６ｂとなつていた部
分に表面ゲート領域１０８a′を形成している。 従つて、Ｊ−FETの占有面積を少なくして、
チヤンネルの長さを変えず、すなわち伝達コンダ
クタンスを犠牲にすることなく、ゲート抵抗すな
わち熱雑音を下げることが可能である。また本発
明ではチヤンネル長x″を少さくして伝達コンダ
クタンスgmを大きくしても、表面ゲート１０
８′がドレイン１０６′をおおう如く形成されてお
りゲート抵抗が第２図に示す例と比較して、高く
なることがない。従つて本発明は占有面積の少な
い高gmのＪ−FETを提供出来ることがわかる。 さらに第３図の改良例として最外周部からゲー
ト電極を取り出したものを第４図に示す。第４図
は第３図とほぼ同様の図である。すなわち、第４
図の例は第３図の例ではア，イの部分で表面ゲー
ト１０８′が大きく形成されてるので、このア，
イの部分を第４図の例のウ，エに示す様に表面ゲ
ート１０８′のゲート電極コンタクト取り出し部
に利用し、回り込み電極１１１′を形成しようと
いつものである。つまり第４図では回り込み電極
１１１′を形成するのに、表面ゲート１０８′から
のゲート電極コンタクト取り出しの為の余分な占
有面積を要することなく非常にゲート抵抗の少な
いＪ−FETを提供出来る。ここで、第２図の例
においても第４図に示す如く回り込み電極１１
１′を形成しようとすると電極取出しのため第４
図ウ，エに相当する表面ゲート部を大きくしなけ
ればならない。従つて、第２図の例で回り込み電
極を形成すると全体のチツプ面積が大きくなつて
しまう。しかも、回り込み電極取り出し部の増加
に伴ない最外周のチヤンネル長が長くなるため伝
達コンダクタンスが減少するという欠点がある。
第４図においてはこの欠点がなく、かつ抵抗は非
常に小さくなる。表２に第２図の例と第４図の例
の比較を示す。（但しパターンサイズは表１の場
合と同じとする）

【表】 この表２にから明らかな様に、最外周部から表
面ゲートコンタクト極を取る第４図の例では、表
面ゲート１０８′の抵抗は第２図に示す例の1/10
に第３図の本発明の一実施例に比較しても1/6に
なり表面ゲート抵抗を非常に小さくして低雑音化
しているという特徴がある。 次に構造の異なる本発明の他の実施例を第５図
に示す。第５図において、１２１はｐ形基板、１
２２はＰ形基板上に形成された１〜３Ω・cmの島
領域となるｎ形エピタキシヤル層、１２３はＰ形
埋込ゲート領域、１２４はP⁺表面ゲート領域で
あり、図面の一番左の１２４の部分で埋込ゲート
１２３と接続されている。１２５，１２５ａ〜１
２５ｂはｎ形ソース領域、１２６，１２６ａ〜１
２６ｄはエピタキシヤル層１２２の一部で点線の
ごとく接続されているドレイン領域であり１２６
ｅはコンタクトを取るためn⁺拡散領域が形成さ
れている。１２７はＰ形埋込領域１２３とＰ形表
面ゲート領域１２４にはさまれたｎ形エピタキシ
ヤル層１２２の一部でチヤンネル部である。１２
８〜１３０はそれぞれソース領域１２５、ドレイ
ン領域１２６、ゲートの電極配線、１３１は絶縁
酸化膜、１３２はエピタキシヤル層、１２２を他
のたとえばバイポーラトランジスタ形成用のエピ
タキシヤル部と分離する為のｐ形分離領域であ
る。 なお１２４，１２５はたとえばバイポーラトラ
ンジスタ（図示せず）のベース・エミツタと同時
に形成される。そして、前記実施例と同じく表面
ゲート領域はバツクゲート領域１２３上からバツ
クゲート領域１２３に囲まれたエピタキシヤル層
１２２の上にわたつて形成されている。 本実施例においては、チヤンネル部１２７はエ
ピタキシヤル層１２２そのもので形成しているた
め、チヤンネル工程が不要となり、工程数が少な
くて済む。第５図も第４図とほぼ同じ図である。 第３，４，５図に示す実施例においてドレイン
領域１０６′，１２６ｂの抵抗は島領域１０２、
ｎ形エピタキシヤル層１２２濃度で決定されるの
でドレイン直列抵抗が大きくなるという欠点があ
る。そこでこの対策としてたとえば第５図の実施
例において、ｐ形基板１２１とｎ形エピタキシヤ
ル層１２２の界面付近に高濃度ｎ形埋込領域を形
成して、ドレイン直列抵抗を減少させる例を第６
図に示す。第６図において１２１〜１３２は第５
図と同様である。１３３は埋込ゲート領域１２３
下に形成したｎ形埋込領域である。この実施例に
おいて多数のドレインを埋込領域で接続し、かつ
このｎ形埋込領域１３３が埋込ゲート１２３と基
板１２１を分離させている。このため構造が簡単
でしかもドレイン直列抵抗を減少させＪ−FET
五極管特性を改善することができる。なお、第６
図の考え方は第３，４図にも適用することができ
る。 以上の様に本発明はＪ−FETの占有面積を減
少させるにもかかわらず、ゲート抵抗を小さく出
来るので高性能のＪ−FETを有する集積回路の
実現に大きく寄与あるものである。

【図面の簡単な説明】

第１図ａ、第２図ａはそれぞれ従来のＪ−
FETの要部概略平面図、第１図ｂ、第２図ｂは
それぞれ図ａの−′，−線断面図、第３
図ａ、第４図ａ、第５図ａ、第６図ａはそれぞれ
本発明にかかわる実施例のＪ−FETの要部概略
平面図、第３図ｂ、第４図ｂ、第５図ｂ、第６図
ｂは同ａの−′，−′，−′，−
′線断面図、又は第３図ｃは第３図ｂの埋込ゲ
ート、表面ゲートの平面パターン図である。 １０１，１２１……ｐ形シリコン基板、１０
２，１２２……ｎ形島領域、１０３……Ｐ−well
（バツクゲート領域）、１０５ａ〜１０５ｃ……ソ
ース領域、１０６a′〜１０６d′……ドレイン領
域、１０７……チヤネル領域、１２４，１０８′
……表面ゲート領域、１０９……ソース配線、１
１０……ドレイン配線、１１１……ゲート配線、
１２３……埋込ゲート領域、１２５ａ〜１２５ｂ
……ソース領域、１２６ａ〜１２６ｄ……ドレイ
ン領域、１２７……チヤネル部、１２８……ソー
ス配線、１２９……ドレイン配線、１３０……ゲ
ート配線。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上に形成された一方の導電形半導
   体層と、該半導体層中に埋込み形成されるととも
   に上記半導体層の所定領域の側面をとり囲むモザ
   イク状他方の導電形バツクゲート領域と、該バツ
   クゲート領域の上部から上記半導体層の所定領域
   の上部にわたつて上記半導体層表面に形成された
   モザイク状他方導電形表面ゲート領域と、上記半
   導体層表面から上記バツクゲート領域上に選択的
   に形成された一方の導電形島状領域とを有し、上
   記表面ゲート領域の一部と上記バツクゲート領域
   の一部とを電気的に接続し上記バツクゲート領域
   と上記表面ゲート領域の対向面にはさまれた上記
   半導体層をチヤンネルとし、上記島状領域を上記
   半導体層上の導電体で接続してソース又はドレイ
   ンとし、上記半導体層の所定領域をドレイン又は
   ソースとした接合形電界効果トランジスタを備え
   たことを特徴とする半導体集積回路装置。 ２ バツクゲート領域は表面ゲート領域より低濃
   度とし、ピンチオフ電圧制御を主に高濃度上記表
   面ゲートで行なうことを特徴とする特許請求の範
   囲第１項に記載の半導体集積回路装置。 ３ バツクゲート領域下部の半導体層中には高濃
   度の一方の導電形埋込領域が形成されていること
   を特徴とする特許請求の範囲第１項に記載の半導
   体集積回路装置。