JPS6141152B2 - - Google Patents
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- JPS6141152B2 JPS6141152B2 JP53129612A JP12961278A JPS6141152B2 JP S6141152 B2 JPS6141152 B2 JP S6141152B2 JP 53129612 A JP53129612 A JP 53129612A JP 12961278 A JP12961278 A JP 12961278A JP S6141152 B2 JPS6141152 B2 JP S6141152B2
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- gate
- semiconductor layer
- drain
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Description
本発明は高集積化に適する低雑音接合形電界効
果トランジスタ（以下Ｊ―FETと称する。）を少
なくとも含む半導体集積回路装置に関するもので
ある。 従来より、Ｊ―FETは２乗特性、低雑音特性
等のバイポーラ素子にない特徴を有しているた
め、音響分野を始めとして各分野で数多く使用さ
れている。ところが、Ｊ―FETをバイポーラト
ランジスタ等の素子と一体化した半導体集積回路
におけるＪ―FETは、単体のＪ―FETと異なり
大きな占有面積を有することは極めて不利であ
る。バイポーラ素子を有する半導体集積回路にＪ
―FETを組み込む１つの理由はバイポーラトラ
ンジスタに比べて低雑音化を可能とするためであ
る。一方、このＪ―FETは他のバイポーラ素子
に必要な電流が要求されるとともに、低雑音性能
も充分満足させねばならない。この条件を満足す
るためにはゲート抵抗が小さく伝達コンダクタン
ス（ｇｍ）の大きなＪ―FETが要求され、大き
な面積を必要とし、集積回路内の限られた面積内
に十分な特性のＪ―FETを得ることは困難であ
る。すなわち、上述の性能が要求されるＪ―
FETは、バイポーラトランジスタに比べ集積回
路内において15〜20倍程度の占有面積を必要と
し、集積回路内に複数個形成されるＪ―FETは
集積回路全体の20〜30％を占めるため集積回路チ
ツプ面積の増加をもたらし、集積回路の作成に極
めて不利となつていた。 第１図はバイポーラ素子（図示せず）等と一体
に集積化されたバツクゲート構造のnch Ｊ―
FETを示す。集積回路内に組み込まれるＪ―
FETは、チヤンネル領域の形成を、バイポーラ
トランジスタのベース巾が変化するほどの熱処理
を行うことなく達成できる表面チヤンネル、Ｐ―
wellバツクゲート構造が採用される。１はｐ形シ
リコン基板、２は基板１上に形成されたｎ形エピ
タキシヤル層、３はｎ形エピタキシヤル層２中に
形成されゲートとなるＰ―well、４はＰ―well３
の低抵抗性接触及びMOS効果をなくするための
p+チヤンネルストパ、５，６はＰ―well３内に形
成されたn+形ソース・ドレイン、７はソース
５、ドレイン６を接続するｎチヤンネル、８はＰ
―well３と接続されるp+領域で表面ゲートとな
る。９，１０，１１はソース、ドレイン、ゲート
電極、１２は絶縁酸化膜、１３はエピタキシヤル
層２を分離するｐ形分離領域である。 この第１図に示す如きＪ―FETでは、ソース
５、ドレイン６の対向面つまり片方だけに一つの
チヤンネルが存在するだけであるため、所定のｇ
ｍを得ようとするチヤンネル巾Ｚを大きくする必
要がある。したがつて、Ｊ―FETの面積が大き
くなるとともに、ゲート領域が大きくなつてゲー
ト抵抗が大きくなる。このようにゲート抵抗が大
きくなると、熱雑音が大きくなる問題があつた。 そこで、Ｊ―FETの伝達コンダクタンスを大
きくするため、ソース、ドレインを２次元的に交
互に配置し、比較的小さい面積でチヤンネル巾を
大きくすると同時にゲート抵抗を小さくする構造
が考えられる。この２次元的にソース、ドレイン
を配置したＪ―FETの構造を第２図に示す。第
２図ａの平面図はＪ―FETの主な各領域とソー
ス、ドレイン、ゲート配線の平面パターンを強調
して示したものである。そして、第２図ａのＸ，
Ｘ印の部分は電極のコンタクト部分を示す。 第２図において、２１はｐ形シリコン基板、２
２は基板２１上に形成されたｎ形エピタキシヤル
層、２３はｎ形エピタキシヤル層２２中に形成さ
れたゲートとなるＰ―well、２４はＰ―well２３
の低抵抗接触及びMOS効果をなくすためのp+チ
ヤンネルトツパ、２５，２５ａ，２５ｂ，２５ｃ
はＰ―well２３内に形成されたn+形ソース、２
６，２６ａ，２６ｂはＰ―well２３内に形成され
たn+形ドレイン、２７はソース２５、ドレイン
２６を接続するｎチヤンネル、２８はＰ―well２
３、チヤンネルストツパ２４と接続されるp+表
面ゲート領域である。２９，３０，３１はソー
ス、ドレイン、ゲート電極、３２は絶縁酸化膜、
３３はエピタキシヤル層２２を分離するｐ形分離
領域である。またｘはチヤンネル長で、ｙは一対
のソース２５、ドレイン２６により形成されるチ
ヤンネル巾を示す。 この第２図の例ではソース２５、ドレイン２６
を縦横交互に配置し、ソース２５、ドレイン２６
を合計５×５個配列させた例を示している（縦方
向は一部省略している。）。 この第２図に示す如きＪ―FETにおいては、
第２図から明らかなようにチヤンネル２７はソー
ス２５又はドレイン２６の周囲４面に形成される
ため、伝達コンダクタンスが大きくなる。又表面
ゲート２８がメツシユ状になるため、ゲート抵抗
は第１図の形のものに比べ小さくなる。しかしな
がら伝達コンダクタンスを大きくするためにはチ
ヤンネル長ｘを短かくする必要があり、ゲート抵
抗が大きくならざるを得ない。この様にゲート領
域をメツシユ状にしてもメツシユと構成する各部
個々の抵抗が大きい場合は全体のゲート抵抗も大
きくなる。たとえば第２図に例で云えば表面ゲー
ト２８のシート抵抗が100Ω／□、ゲート長ｘが
５μｍ、ゲート巾ｙが40μｍの場合、ゲート電極
３１から各ゲート部までの平均ゲート抵抗は330
Ωとなる。このゲート抵抗のみによる熱雑音は
1.9nV／√Hz程度である。従つてゲート抵抗が０
Ωである場合の伝達コンダクタンスが7mで、
しかも熱雑音が1.1nV／√Hz程度であるから、ゲ
ート抵抗330Ωを考慮した場合の全体の雑音は
2.5nV／√Hz程度となる。この様にゲート抵抗が
大きい場合はゲート抵抗が０のときより２倍以上
の熱雑音を生じてしまう。 このためゲート抵抗を小さくするべく、表面ゲ
ート２８上に直接電極を設けることが従来より試
みられている。しかしながら表面ゲートにコンタ
クト開孔を設け、コンタクト電極を取ると、コン
タクト開孔の為のマージンが必要となり面積が大
きくなる。その上、コンタクト開孔相当分だけゲ
ート長ｘが長くなつて、伝達コンダクタンスが小
さくなつてしまう。さらに電極を取り出すための
配線構造も複雑になる。 本発明はこのような問題に鑑みてなされたもの
で、半導体層内にこの半導体層の所定領域の側面
をとり囲むようにモザイク状のバツクゲート領域
を埋込形成し、このバツクゲート領域上から上記
所定領域上を覆うようにモザイク状の表面ゲート
領域を形成し、この両ゲート領域にはさまれた半
導体層をチヤンネルとし、半導体層表面からバツ
クゲート領域内にソース又はドレイン領域を形成
し、上記所定領域をドレイン又はソースとすると
ともにこのドレイン又はソースを埋込バツクゲー
ト領域下の半導体層で相互接続してこの部分の表
面電極取出コンタクト部をなくし、このなくした
コンタクト相当分において表面ゲート領域の抵抗
を減少するための導電体とのコンタクト部を形成
することによつて、面積を増加させることなくゲ
ート抵抗を減少させ、伝達コンダクタンス低雑音
特性を有する接合形電界効果トランジスタ（以下
Ｊ―FETという）を有する半導体集積回路装置
を得ることを特徴とするものである。 以下、本発明の実施例を図面とともに説明す
る。 第３図は本発明の一実施例にかかる半導体集積
回路内に作成されたＪ―FETを示す。第３図ａ
は第２図と同様Ｊ―FETの各領域と配線の平面
パターンをを示す。第３図ａ，ｂにおいて、１０
１はｐ形シリコン基板、１０２はｐ形基板１０１
上に形成された比抵抗１〜３Ω―cmのｎ形エピタ
キシヤル層よりなるｎ形島領域でこの中にＪ―
FETが作り込まれる。１０３は第３図ｃに右下
り斜線で示される如くｎ形島領域１０２中にｎ形
島領域の一部の側部周囲をとり囲むようにモザイ
ク状に形成された層抵抗２〜4KΩ／□、拡散深
さ３〜４μｍのゲートとなるp+形バツクゲート
領域（以下Ｐ―wellとする。）、１０４はＰ―well
１０３の低抵抗接触及びMOS効果をなくすため
のp+チヤンネルストツパ、１０５，１０５ａ，
１０５ｂ，１０５ｃは１０３内にそれぞれ形成さ
れたｎ形ソース領域、１０６，１０６ａ，１０６
ｂ，１０６ｃ，１０６ｄ，１０６ｅはバツクゲー
ト領域に側面がとり囲まれ、Ｐ―well１０３の下
部の島領域１０２を通じて接続される様に形成さ
れたｎ形ドレイン領域であり、島領域１０２によ
り互いに点線のごとく電気的に接続されている。
１０７はソース１０５、ドレイン１０６のゲート
領域１０３表面にイオン注入法等で形成された層
抵抗３〜5KΩ／□、拡散深さ0.5μｍ〜1.0μｍの
ｎ形領域である。１０８は第３図ｃに右上り斜線
で示される如くｎ形領域１０７にモザイク状に形
成された表面ゲート領域で、１０３に接続され、
層抵抗10Ω／□〜数100Ω／□で深さ0.05μ〜0.3
μのｐ形高濃度表面ゲート領域である。この表面
ゲート１０８はドレイン１０６上からバツクゲー
ト１０３上にまたがつて形成されその形成により
実質的にＪ―FETの伝達コンダクタンスｇｍが
決定されることになる。１０９，１１０はソース
領域１０５、ドレイン領域１０６の電極配線、１
１１はゲート電極配線、１１２は絶縁酸化膜、１
１３はエピタキシヤル層１０２を他のたとえばバ
イポーラトランジスタ形成用のエピタキシヤル部
分と分離する為のｐ形分離領域、１１４は表面ゲ
ート１０８のコンタクトを取るためのポリシリコ
ン膜である。本実施例の場合表面ゲート１０８の
厚さは0.1〜0.3μｍ位であるので通常のアルミコ
ンタクトではつき抜けが生じる為、ポリシリコン
膜１１４を設けている。なお１０４，１０５はた
とえばバイポーラトランジスタ（図示せず）のベ
ース、エミツタと同時に形成される。 尚、本実施例においてはチヤンネルは第３図ｂ
の円形の破線部分に形成され、表面ゲート１０８
とＰ―well１０３にはさまれたｎ形領域１０７の
部分に形成されることになる。すなわち、第３図
ではバツクゲート１０３に側面が囲まれたドレイ
ン１０６上に表面ゲートが位置している。この実
施例ではソース１０５、ゲート１０８を縦横交互
に配置し、ソース１０５、ゲート１０８を合計５
×５個配列させた例を示している（縦方向は一部
省略している。）。 本実施例によれば、ドレイン１０６をエピタキ
シヤル層１０２で形成しているため各ドレイン１
０６ａ〜ｅは１０２で接続され、ドレインコンタ
クトのマージンを取る必要がなくなるので、この
ドレインコンタクト相当部分を表面ゲートのコン
タクト部としている。したがつて、ゲート抵抗を
極めて小さくできるとともに、表面ゲート１０８
からコンタクトを取り配線１１４を形成するため
の部分だけ表面ゲート１０８の面積が大きくなつ
ても、第３図ｂの円形の破線部分のみがチヤンネ
ルとなるだけで、チヤンネル長ｘが長くなること
がなく伝達コンダクタンスを低下させることがな
い。この様に本発明にかかるＪ―FET全体の面
積を大きくすることなく、抵抗を非常に小さく出
来雑音を非常に小さく出来る等の効果を有するも
ので工業的価値は非常に高い。 第３図に示す本発明の実施例と第２図に示す例
との特性比較を表１に示す。ただしチヤンネル長
は５μｍ、１組のソース、ドレインにより形成さ
れるチヤンネル巾は30μｍ、ソースのコンタクト
窓巾10μｍ、ソースコンタクト窓マージン10μ
ｍ、ゲートのコンタクト窓20μｍ、ゲートコンタ
クト窓マーシン10μｍ、ゲート拡散１０３〜分離
拡散１１３マージンを20μｍとした。
果トランジスタ（以下Ｊ―FETと称する。）を少
なくとも含む半導体集積回路装置に関するもので
ある。 従来より、Ｊ―FETは２乗特性、低雑音特性
等のバイポーラ素子にない特徴を有しているた
め、音響分野を始めとして各分野で数多く使用さ
れている。ところが、Ｊ―FETをバイポーラト
ランジスタ等の素子と一体化した半導体集積回路
におけるＪ―FETは、単体のＪ―FETと異なり
大きな占有面積を有することは極めて不利であ
る。バイポーラ素子を有する半導体集積回路にＪ
―FETを組み込む１つの理由はバイポーラトラ
ンジスタに比べて低雑音化を可能とするためであ
る。一方、このＪ―FETは他のバイポーラ素子
に必要な電流が要求されるとともに、低雑音性能
も充分満足させねばならない。この条件を満足す
るためにはゲート抵抗が小さく伝達コンダクタン
ス（ｇｍ）の大きなＪ―FETが要求され、大き
な面積を必要とし、集積回路内の限られた面積内
に十分な特性のＪ―FETを得ることは困難であ
る。すなわち、上述の性能が要求されるＪ―
FETは、バイポーラトランジスタに比べ集積回
路内において15〜20倍程度の占有面積を必要と
し、集積回路内に複数個形成されるＪ―FETは
集積回路全体の20〜30％を占めるため集積回路チ
ツプ面積の増加をもたらし、集積回路の作成に極
めて不利となつていた。 第１図はバイポーラ素子（図示せず）等と一体
に集積化されたバツクゲート構造のnch Ｊ―
FETを示す。集積回路内に組み込まれるＪ―
FETは、チヤンネル領域の形成を、バイポーラ
トランジスタのベース巾が変化するほどの熱処理
を行うことなく達成できる表面チヤンネル、Ｐ―
wellバツクゲート構造が採用される。１はｐ形シ
リコン基板、２は基板１上に形成されたｎ形エピ
タキシヤル層、３はｎ形エピタキシヤル層２中に
形成されゲートとなるＰ―well、４はＰ―well３
の低抵抗性接触及びMOS効果をなくするための
p+チヤンネルストパ、５，６はＰ―well３内に形
成されたn+形ソース・ドレイン、７はソース
５、ドレイン６を接続するｎチヤンネル、８はＰ
―well３と接続されるp+領域で表面ゲートとな
る。９，１０，１１はソース、ドレイン、ゲート
電極、１２は絶縁酸化膜、１３はエピタキシヤル
層２を分離するｐ形分離領域である。 この第１図に示す如きＪ―FETでは、ソース
５、ドレイン６の対向面つまり片方だけに一つの
チヤンネルが存在するだけであるため、所定のｇ
ｍを得ようとするチヤンネル巾Ｚを大きくする必
要がある。したがつて、Ｊ―FETの面積が大き
くなるとともに、ゲート領域が大きくなつてゲー
ト抵抗が大きくなる。このようにゲート抵抗が大
きくなると、熱雑音が大きくなる問題があつた。 そこで、Ｊ―FETの伝達コンダクタンスを大
きくするため、ソース、ドレインを２次元的に交
互に配置し、比較的小さい面積でチヤンネル巾を
大きくすると同時にゲート抵抗を小さくする構造
が考えられる。この２次元的にソース、ドレイン
を配置したＪ―FETの構造を第２図に示す。第
２図ａの平面図はＪ―FETの主な各領域とソー
ス、ドレイン、ゲート配線の平面パターンを強調
して示したものである。そして、第２図ａのＸ，
Ｘ印の部分は電極のコンタクト部分を示す。 第２図において、２１はｐ形シリコン基板、２
２は基板２１上に形成されたｎ形エピタキシヤル
層、２３はｎ形エピタキシヤル層２２中に形成さ
れたゲートとなるＰ―well、２４はＰ―well２３
の低抵抗接触及びMOS効果をなくすためのp+チ
ヤンネルトツパ、２５，２５ａ，２５ｂ，２５ｃ
はＰ―well２３内に形成されたn+形ソース、２
６，２６ａ，２６ｂはＰ―well２３内に形成され
たn+形ドレイン、２７はソース２５、ドレイン
２６を接続するｎチヤンネル、２８はＰ―well２
３、チヤンネルストツパ２４と接続されるp+表
面ゲート領域である。２９，３０，３１はソー
ス、ドレイン、ゲート電極、３２は絶縁酸化膜、
３３はエピタキシヤル層２２を分離するｐ形分離
領域である。またｘはチヤンネル長で、ｙは一対
のソース２５、ドレイン２６により形成されるチ
ヤンネル巾を示す。 この第２図の例ではソース２５、ドレイン２６
を縦横交互に配置し、ソース２５、ドレイン２６
を合計５×５個配列させた例を示している（縦方
向は一部省略している。）。 この第２図に示す如きＪ―FETにおいては、
第２図から明らかなようにチヤンネル２７はソー
ス２５又はドレイン２６の周囲４面に形成される
ため、伝達コンダクタンスが大きくなる。又表面
ゲート２８がメツシユ状になるため、ゲート抵抗
は第１図の形のものに比べ小さくなる。しかしな
がら伝達コンダクタンスを大きくするためにはチ
ヤンネル長ｘを短かくする必要があり、ゲート抵
抗が大きくならざるを得ない。この様にゲート領
域をメツシユ状にしてもメツシユと構成する各部
個々の抵抗が大きい場合は全体のゲート抵抗も大
きくなる。たとえば第２図に例で云えば表面ゲー
ト２８のシート抵抗が100Ω／□、ゲート長ｘが
５μｍ、ゲート巾ｙが40μｍの場合、ゲート電極
３１から各ゲート部までの平均ゲート抵抗は330
Ωとなる。このゲート抵抗のみによる熱雑音は
1.9nV／√Hz程度である。従つてゲート抵抗が０
Ωである場合の伝達コンダクタンスが7mで、
しかも熱雑音が1.1nV／√Hz程度であるから、ゲ
ート抵抗330Ωを考慮した場合の全体の雑音は
2.5nV／√Hz程度となる。この様にゲート抵抗が
大きい場合はゲート抵抗が０のときより２倍以上
の熱雑音を生じてしまう。 このためゲート抵抗を小さくするべく、表面ゲ
ート２８上に直接電極を設けることが従来より試
みられている。しかしながら表面ゲートにコンタ
クト開孔を設け、コンタクト電極を取ると、コン
タクト開孔の為のマージンが必要となり面積が大
きくなる。その上、コンタクト開孔相当分だけゲ
ート長ｘが長くなつて、伝達コンダクタンスが小
さくなつてしまう。さらに電極を取り出すための
配線構造も複雑になる。 本発明はこのような問題に鑑みてなされたもの
で、半導体層内にこの半導体層の所定領域の側面
をとり囲むようにモザイク状のバツクゲート領域
を埋込形成し、このバツクゲート領域上から上記
所定領域上を覆うようにモザイク状の表面ゲート
領域を形成し、この両ゲート領域にはさまれた半
導体層をチヤンネルとし、半導体層表面からバツ
クゲート領域内にソース又はドレイン領域を形成
し、上記所定領域をドレイン又はソースとすると
ともにこのドレイン又はソースを埋込バツクゲー
ト領域下の半導体層で相互接続してこの部分の表
面電極取出コンタクト部をなくし、このなくした
コンタクト相当分において表面ゲート領域の抵抗
を減少するための導電体とのコンタクト部を形成
することによつて、面積を増加させることなくゲ
ート抵抗を減少させ、伝達コンダクタンス低雑音
特性を有する接合形電界効果トランジスタ（以下
Ｊ―FETという）を有する半導体集積回路装置
を得ることを特徴とするものである。 以下、本発明の実施例を図面とともに説明す
る。 第３図は本発明の一実施例にかかる半導体集積
回路内に作成されたＪ―FETを示す。第３図ａ
は第２図と同様Ｊ―FETの各領域と配線の平面
パターンをを示す。第３図ａ，ｂにおいて、１０
１はｐ形シリコン基板、１０２はｐ形基板１０１
上に形成された比抵抗１〜３Ω―cmのｎ形エピタ
キシヤル層よりなるｎ形島領域でこの中にＪ―
FETが作り込まれる。１０３は第３図ｃに右下
り斜線で示される如くｎ形島領域１０２中にｎ形
島領域の一部の側部周囲をとり囲むようにモザイ
ク状に形成された層抵抗２〜4KΩ／□、拡散深
さ３〜４μｍのゲートとなるp+形バツクゲート
領域（以下Ｐ―wellとする。）、１０４はＰ―well
１０３の低抵抗接触及びMOS効果をなくすため
のp+チヤンネルストツパ、１０５，１０５ａ，
１０５ｂ，１０５ｃは１０３内にそれぞれ形成さ
れたｎ形ソース領域、１０６，１０６ａ，１０６
ｂ，１０６ｃ，１０６ｄ，１０６ｅはバツクゲー
ト領域に側面がとり囲まれ、Ｐ―well１０３の下
部の島領域１０２を通じて接続される様に形成さ
れたｎ形ドレイン領域であり、島領域１０２によ
り互いに点線のごとく電気的に接続されている。
１０７はソース１０５、ドレイン１０６のゲート
領域１０３表面にイオン注入法等で形成された層
抵抗３〜5KΩ／□、拡散深さ0.5μｍ〜1.0μｍの
ｎ形領域である。１０８は第３図ｃに右上り斜線
で示される如くｎ形領域１０７にモザイク状に形
成された表面ゲート領域で、１０３に接続され、
層抵抗10Ω／□〜数100Ω／□で深さ0.05μ〜0.3
μのｐ形高濃度表面ゲート領域である。この表面
ゲート１０８はドレイン１０６上からバツクゲー
ト１０３上にまたがつて形成されその形成により
実質的にＪ―FETの伝達コンダクタンスｇｍが
決定されることになる。１０９，１１０はソース
領域１０５、ドレイン領域１０６の電極配線、１
１１はゲート電極配線、１１２は絶縁酸化膜、１
１３はエピタキシヤル層１０２を他のたとえばバ
イポーラトランジスタ形成用のエピタキシヤル部
分と分離する為のｐ形分離領域、１１４は表面ゲ
ート１０８のコンタクトを取るためのポリシリコ
ン膜である。本実施例の場合表面ゲート１０８の
厚さは0.1〜0.3μｍ位であるので通常のアルミコ
ンタクトではつき抜けが生じる為、ポリシリコン
膜１１４を設けている。なお１０４，１０５はた
とえばバイポーラトランジスタ（図示せず）のベ
ース、エミツタと同時に形成される。 尚、本実施例においてはチヤンネルは第３図ｂ
の円形の破線部分に形成され、表面ゲート１０８
とＰ―well１０３にはさまれたｎ形領域１０７の
部分に形成されることになる。すなわち、第３図
ではバツクゲート１０３に側面が囲まれたドレイ
ン１０６上に表面ゲートが位置している。この実
施例ではソース１０５、ゲート１０８を縦横交互
に配置し、ソース１０５、ゲート１０８を合計５
×５個配列させた例を示している（縦方向は一部
省略している。）。 本実施例によれば、ドレイン１０６をエピタキ
シヤル層１０２で形成しているため各ドレイン１
０６ａ〜ｅは１０２で接続され、ドレインコンタ
クトのマージンを取る必要がなくなるので、この
ドレインコンタクト相当部分を表面ゲートのコン
タクト部としている。したがつて、ゲート抵抗を
極めて小さくできるとともに、表面ゲート１０８
からコンタクトを取り配線１１４を形成するため
の部分だけ表面ゲート１０８の面積が大きくなつ
ても、第３図ｂの円形の破線部分のみがチヤンネ
ルとなるだけで、チヤンネル長ｘが長くなること
がなく伝達コンダクタンスを低下させることがな
い。この様に本発明にかかるＪ―FET全体の面
積を大きくすることなく、抵抗を非常に小さく出
来雑音を非常に小さく出来る等の効果を有するも
ので工業的価値は非常に高い。 第３図に示す本発明の実施例と第２図に示す例
との特性比較を表１に示す。ただしチヤンネル長
は５μｍ、１組のソース、ドレインにより形成さ
れるチヤンネル巾は30μｍ、ソースのコンタクト
窓巾10μｍ、ソースコンタクト窓マージン10μ
ｍ、ゲートのコンタクト窓20μｍ、ゲートコンタ
クト窓マーシン10μｍ、ゲート拡散１０３〜分離
拡散１１３マージンを20μｍとした。
【表】
この表１から明らかな様に本発明ではドレイン
をバツクゲート１０３の下部の半導体層１０２で
形成しているため、第２図のドレイン領域２６が
不必要となり、この部分を表面ゲートにすること
が出来る。従つて表面ゲートが広く形成でき、こ
の増加部分にゲート抵抗を下げるための配線１１
１が取れる。そして表面ゲート１０８が大きくな
つても、実質的ゲートは表面ゲート１０８とバツ
クゲート１０３と対向する部分のみであつてゲー
ト長が長くなつていない。従つて本発明は表１に
示す様に第２図に例の場合と比較して面積を増や
すことなく、ゲート抵抗を考慮したＪ―FET全
体の熱雑音を非常に小さくすることが出来る。 つぎに、第２図のＪ―FETにおいて表面ゲー
ト上のほぼ全域にゲート抵抗を下げるためのゲー
ト電極を設置した場合と第３図のＪ―FETの特
性比較を表２に示す。ここで両Ｊ―FETの表面
ゲートコンタクト巾を7.5μｍ、表面ゲートコン
タクト窓マージンを５μｍとした。こうすると第
２図で表面ゲートコンタクトを形成したＪ―
FET（改良例）では表面ゲート長は7.5μｍ広く
なりチヤンネル長も12.5μｍとなり、第３図のＪ
―FETよりも広くなる。
をバツクゲート１０３の下部の半導体層１０２で
形成しているため、第２図のドレイン領域２６が
不必要となり、この部分を表面ゲートにすること
が出来る。従つて表面ゲートが広く形成でき、こ
の増加部分にゲート抵抗を下げるための配線１１
１が取れる。そして表面ゲート１０８が大きくな
つても、実質的ゲートは表面ゲート１０８とバツ
クゲート１０３と対向する部分のみであつてゲー
ト長が長くなつていない。従つて本発明は表１に
示す様に第２図に例の場合と比較して面積を増や
すことなく、ゲート抵抗を考慮したＪ―FET全
体の熱雑音を非常に小さくすることが出来る。 つぎに、第２図のＪ―FETにおいて表面ゲー
ト上のほぼ全域にゲート抵抗を下げるためのゲー
ト電極を設置した場合と第３図のＪ―FETの特
性比較を表２に示す。ここで両Ｊ―FETの表面
ゲートコンタクト巾を7.5μｍ、表面ゲートコン
タクト窓マージンを５μｍとした。こうすると第
２図で表面ゲートコンタクトを形成したＪ―
FET（改良例）では表面ゲート長は7.5μｍ広く
なりチヤンネル長も12.5μｍとなり、第３図のＪ
―FETよりも広くなる。
【表】
表２から明らかなように、第２図の改良例で
は、チヤンネル長さを長くして第３図の場合と同
様に表面ゲート抵抗をほぼ０にしている。したが
つて、素子面積は第３図の場合よりも大きくかつ
ゲート長が長くなることによるｇｍの低下が生じ
る不都合が発生する。さらに、ｇｍの低下により
第２図の改良例でも第３図と比べ熱雑音が大きく
なり性能が低下する。 次に形状の異なる本発明の他の一実施例を第４
図に示す。この第４図の例は平面形状は第３図と
同じで、バイポーラトランジスタのベース領域と
表面ゲートとを同時に形成したものである。第４
図において、１２１はｐ形基板、１２２はｐ形基
板上に形成された１〜３Ω―cmのｎ形エピタキシ
ヤル層、１２３はｐ形の埋込バツクゲート領域、
１２４１２４ａ〜１２４ｄはp+表面ゲート領域
であり、１２４ａ部で前記埋込ゲート１２３と接
続されている。１２５，１２５ａ〜１２５ｃはｎ
形ソース領域、１２６，１２６ａ〜１２６ｅはエ
ピタキシヤル層１２２の一部でドレイン領域であ
り、１２６ｅはコンタクトを取るためにn+拡散
領域が形成されている。１２７はｐ形埋込領域１
２３とｐ形表面ゲート１２４にはさまれたｎ形エ
ピタキシヤル層１２２の一部でチヤンネル部であ
る。１２８，１２９，１３０はそれぞれソース領
域１２５、ドレイン領域１２６、ゲートの電極配
線、１３１は絶縁酸化膜、１３２はエピタキシヤ
ル層１２２を他のたとえばバイポーラトランジス
タ形成用のエピタキシヤル部分と分離する為のｐ
形分離領域である。なお１２４，１２５はたとえ
ばバイポーラトランジスタ（図示せず）のベー
ス、エミツタと同時に形成される。 本実施例においては表面ゲート１２４はバイポ
ーラトランジスタ（図示せず）のベースと同時に
形成されるため、深く形成出来、コンタクトを取
るためのポリシリコンは不要でゲート電極１２８
とにアルミを用いることができる。又、チヤンネ
ル部１２７はエピタキシヤル層で形成しているた
め、第３図と比べチヤンネル形成工程が不要であ
る。この様に第４図のＪ―FETは工程数が少な
く簡単な構成であるという特徴を有している。 さらに、第４図に示す実施例においてはドレイ
ン抵抗はｎ形エピタキシヤル層１２２の濃度で決
定されるのでドレイン直列抵抗が大きくなるとい
う問題がある。そこでこの対策としてｐ形基板１
２１とｎ形エピタキシヤル層１２２の界面附近に
高濃度ｎ形埋込領域を形成して、ドレイン直列抵
抗を減少させ、Ｊ―FET五極管特性を改善する
こともできる。 さらに本発明の他の一実施例を第５図に示す。
第５図において、１２１〜１３２は第４図と同様
である。１３３は埋込ゲート領域下に形成したｎ
形埋込領域である。この実施例においては多数の
ドレインを埋込領域で接続している。このため構
造が簡単でしかもドレイン直列抵抗を減少させ、
Ｊ―FET五極管特性を改善することができる。 さらに電極を簡単にした構造の本発明のさらに
別の実施例を第６図に示す。第６図において１０
１〜１１３は第３図と同様である。本実施例にお
いては第３図に示す如く、ソース、ゲート配線電
極１０９，１１１を斜めに互いにほぼ平行に設置
しているため、ゲート電極１１１とソース電極１
０９が交互しなくてよい。従つて電極を一層構造
に出来る。その結果、第３図の様なゲート電極と
ソース電極の間の絶縁酸化膜が不要となり、工程
数も少ない。すわち工程数の少ない構造の簡単な
集積回路装置が供給できる。 以上の様に、本発明は面積を増やすことなく、
高伝達コンダクタンス及び低雑音特性を有するＪ
―FETを提供出来るもので、高性能Ｊ―FETを
含む半導体集積回路の実現に大なる工業的価値を
発揮するものである。
は、チヤンネル長さを長くして第３図の場合と同
様に表面ゲート抵抗をほぼ０にしている。したが
つて、素子面積は第３図の場合よりも大きくかつ
ゲート長が長くなることによるｇｍの低下が生じ
る不都合が発生する。さらに、ｇｍの低下により
第２図の改良例でも第３図と比べ熱雑音が大きく
なり性能が低下する。 次に形状の異なる本発明の他の一実施例を第４
図に示す。この第４図の例は平面形状は第３図と
同じで、バイポーラトランジスタのベース領域と
表面ゲートとを同時に形成したものである。第４
図において、１２１はｐ形基板、１２２はｐ形基
板上に形成された１〜３Ω―cmのｎ形エピタキシ
ヤル層、１２３はｐ形の埋込バツクゲート領域、
１２４１２４ａ〜１２４ｄはp+表面ゲート領域
であり、１２４ａ部で前記埋込ゲート１２３と接
続されている。１２５，１２５ａ〜１２５ｃはｎ
形ソース領域、１２６，１２６ａ〜１２６ｅはエ
ピタキシヤル層１２２の一部でドレイン領域であ
り、１２６ｅはコンタクトを取るためにn+拡散
領域が形成されている。１２７はｐ形埋込領域１
２３とｐ形表面ゲート１２４にはさまれたｎ形エ
ピタキシヤル層１２２の一部でチヤンネル部であ
る。１２８，１２９，１３０はそれぞれソース領
域１２５、ドレイン領域１２６、ゲートの電極配
線、１３１は絶縁酸化膜、１３２はエピタキシヤ
ル層１２２を他のたとえばバイポーラトランジス
タ形成用のエピタキシヤル部分と分離する為のｐ
形分離領域である。なお１２４，１２５はたとえ
ばバイポーラトランジスタ（図示せず）のベー
ス、エミツタと同時に形成される。 本実施例においては表面ゲート１２４はバイポ
ーラトランジスタ（図示せず）のベースと同時に
形成されるため、深く形成出来、コンタクトを取
るためのポリシリコンは不要でゲート電極１２８
とにアルミを用いることができる。又、チヤンネ
ル部１２７はエピタキシヤル層で形成しているた
め、第３図と比べチヤンネル形成工程が不要であ
る。この様に第４図のＪ―FETは工程数が少な
く簡単な構成であるという特徴を有している。 さらに、第４図に示す実施例においてはドレイ
ン抵抗はｎ形エピタキシヤル層１２２の濃度で決
定されるのでドレイン直列抵抗が大きくなるとい
う問題がある。そこでこの対策としてｐ形基板１
２１とｎ形エピタキシヤル層１２２の界面附近に
高濃度ｎ形埋込領域を形成して、ドレイン直列抵
抗を減少させ、Ｊ―FET五極管特性を改善する
こともできる。 さらに本発明の他の一実施例を第５図に示す。
第５図において、１２１〜１３２は第４図と同様
である。１３３は埋込ゲート領域下に形成したｎ
形埋込領域である。この実施例においては多数の
ドレインを埋込領域で接続している。このため構
造が簡単でしかもドレイン直列抵抗を減少させ、
Ｊ―FET五極管特性を改善することができる。 さらに電極を簡単にした構造の本発明のさらに
別の実施例を第６図に示す。第６図において１０
１〜１１３は第３図と同様である。本実施例にお
いては第３図に示す如く、ソース、ゲート配線電
極１０９，１１１を斜めに互いにほぼ平行に設置
しているため、ゲート電極１１１とソース電極１
０９が交互しなくてよい。従つて電極を一層構造
に出来る。その結果、第３図の様なゲート電極と
ソース電極の間の絶縁酸化膜が不要となり、工程
数も少ない。すわち工程数の少ない構造の簡単な
集積回路装置が供給できる。 以上の様に、本発明は面積を増やすことなく、
高伝達コンダクタンス及び低雑音特性を有するＪ
―FETを提供出来るもので、高性能Ｊ―FETを
含む半導体集積回路の実現に大なる工業的価値を
発揮するものである。
第１図ａ、第２図ａはそれぞれ従来のＪ―
FETの要部概略図、第１図ｂ、第２図ｂはそれ
ぞれ同ａの―′，―′線断面図、第３図
ａ、第４図ａ、第５図ａ、第６図ａはそれぞれ本
発明の実施例にかかるＪ―FETの要部概略平面
図、第３図ｂ、第４図ｂ、第５図ｂ、第６図ｂは
同ａの―′，―′，―′―′線断面
図、第３図ｃは第３図ａ中にある埋込ゲート部よ
び表面ゲート部を表わした平面図である。 １０１……ｐ形シリコン基板、１０２……ｎ形
島領域、１０３……P+形バツクゲート領域、１
０５ａ〜１０５ｃ……ソース領域、１０６ａ〜１
０６ｅ……ドレイン領域、１０７……チヤンネル
領域、１０８……表面ゲート領域、１０９……ソ
ース配線、１１０……ドレイン配線、１１１……
ゲート配線、１２１……ｐ形シリコン基板、１２
２……ｎ形島領域、１２３……埋込バツクゲート
領域、１２４ａ〜１２４ｄ……表面ゲート領域、
１２５ａ〜１２５ｃ……ソース領域、１２６ａ〜
１２６ｅ……ドレイン領域、１２７……チヤネル
部、１２８……ソース配線、１２９……ドレイン
配線、１３０……ゲート配線。
FETの要部概略図、第１図ｂ、第２図ｂはそれ
ぞれ同ａの―′，―′線断面図、第３図
ａ、第４図ａ、第５図ａ、第６図ａはそれぞれ本
発明の実施例にかかるＪ―FETの要部概略平面
図、第３図ｂ、第４図ｂ、第５図ｂ、第６図ｂは
同ａの―′，―′，―′―′線断面
図、第３図ｃは第３図ａ中にある埋込ゲート部よ
び表面ゲート部を表わした平面図である。 １０１……ｐ形シリコン基板、１０２……ｎ形
島領域、１０３……P+形バツクゲート領域、１
０５ａ〜１０５ｃ……ソース領域、１０６ａ〜１
０６ｅ……ドレイン領域、１０７……チヤンネル
領域、１０８……表面ゲート領域、１０９……ソ
ース配線、１１０……ドレイン配線、１１１……
ゲート配線、１２１……ｐ形シリコン基板、１２
２……ｎ形島領域、１２３……埋込バツクゲート
領域、１２４ａ〜１２４ｄ……表面ゲート領域、
１２５ａ〜１２５ｃ……ソース領域、１２６ａ〜
１２６ｅ……ドレイン領域、１２７……チヤネル
部、１２８……ソース配線、１２９……ドレイン
配線、１３０……ゲート配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成された一方の導電形半導
体層と、該半導体層の所定領域の側面をとり囲む
ように該半導体層中に埋込み形成されたモザイク
状他方導電形バツクゲート領域と、該バツクゲー
ト領域の上部から上記半導体層の所定領域の上部
にわたつて上記半導体層表面に形成されたモザイ
ク状他方導電形表面ゲート領域と、上記半導体層
表面から上記バツクゲート領域上に選択的に形成
された一方の導電形の島状領域とを有し、上記表
面ゲート領域と上記バツクゲート領域とを電気的
に接続し、上記バツクゲート領域と上記表面ゲー
ト領域の対向面にはさまれた上記半導体層をチヤ
ンネルとし、上記島状領域を上記半導体層上の導
電体で接続してソース又はドレインとし、上記半
導体層の所定領域をドレイン又はソースとし、か
つ上記表面ゲート領域のモザイクを構成する各領
域上に導電体を設置してなる接合形電界効果トラ
ンジスタを備えたことを特徴とする半導体集積回
路装置。 ２ 導電体が多結晶半導体層よりなることを特徴
とする特許請求の範囲第１項に記載の半導体集積
回路装置。 ３ バツクゲート領域は表面ゲート領域より低濃
度とし、ピンチオフ電圧制御を主に高濃度表面ゲ
ートで行なうことを特徴とする特許請求の範囲第
１項に記載の半導体集積回路装置。 ４ バツクゲート領域下部の半導体層中には高濃
度の一方の導電形埋込領域が形成されていること
を特徴とする特許請求の範囲第１項に記載の半導
体集積回路装置。 ５ 複数の島状領域及び表面ゲート領域上にそれ
ぞれ導電体を互いにほぼ平行に設置し、上記導電
体を一層構造としてなることを特徴とする特許請
求の範囲第１項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12961278A JPS5556667A (en) | 1978-10-20 | 1978-10-20 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12961278A JPS5556667A (en) | 1978-10-20 | 1978-10-20 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5556667A JPS5556667A (en) | 1980-04-25 |
| JPS6141152B2 true JPS6141152B2 (ja) | 1986-09-12 |
Family
ID=15013759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12961278A Granted JPS5556667A (en) | 1978-10-20 | 1978-10-20 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5556667A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783054B2 (ja) * | 1993-09-27 | 1995-09-06 | 株式会社東芝 | 半導体装置 |
-
1978
- 1978-10-20 JP JP12961278A patent/JPS5556667A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5556667A (en) | 1980-04-25 |
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