JPS6212672B2 - - Google Patents
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- JPS6212672B2 JPS6212672B2 JP54144603A JP14460379A JPS6212672B2 JP S6212672 B2 JPS6212672 B2 JP S6212672B2 JP 54144603 A JP54144603 A JP 54144603A JP 14460379 A JP14460379 A JP 14460379A JP S6212672 B2 JPS6212672 B2 JP S6212672B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- semiconductor layer
- integrated circuit
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
本発明は高集積化に適する低雑音接合形電界効
果トランジスタ（以下Ｊ―FETと称する。）を少
なくとも含む半導体集積回路装置に関するもので
ある。 従来より、Ｊ―FETは２乗特性、低雑音特性
等のバイポーラ素子にない特徴を有しているた
め、音響分野を始めとして各分野で数多く使用さ
れている。ところが、Ｊ―FETをバイポーラト
ランジスタ等の素子と一体化した半導体集積回路
におけるＪ―FETは、単体のＪ―FETと異なり
大きな占有面積を有することは極めて不利であ
る。バイポーラ素子を有する半導体集積回路にＪ
―FETを組み込む１つの理由はバイポーラトラ
ンジスタに比べて低雑音化を可能とするためであ
る。一方、このＪ―FETは他のバイポーラ素子
に必要な電流が要求されるとともに、低雑音性能
も充分満足させねばならない。この条件を満足す
るためにはゲート抵抗が小さく伝達コンダクタン
ス（qm）の大きなＪ―FETが要求され、大きな
面積を必要とし、集積回路内の限られた面積内に
十分な特性のＪ―FETを得ることは困難であ
る。すなわち、上述の性能が要求されるＪ―
FETは、バイポーラトランジスタに比べ集積回
路内において15〜20倍程度の占有面積を必要と
し、集積回路内に複数個形成されるＪ―FETは
集積回路全体の20〜30％を占めるため集積回路チ
ツプ面積の増加をもたらし、集積回路の作成に極
めて不利となつていた。 本発明はバイポーラ素子等と一体に集積化する
に好都合なＪ―FETであつて、伝達コンダクタ
ンスが大きくゲート抵抗が小さい構造を先に特願
昭53−129612号にて提案した。この構造は半導体
層内にこの半導体層の所定領域の側面をとり囲む
ようにモザイク状のバツクゲート領域を埋込形成
し、このバツクゲート領域上から上記所定領域上
を覆うようにモザイク状の表面ゲート領域を形成
し、この両ゲート領域にはさまれた半導体層をチ
ヤンネルとし、半導体層表面からバツクゲート領
域内にソース又はドレイン領域を形成し、上記所
定領域のドレイン又はソースを埋込バツクゲート
領域下の半導体層で相互接続してこの部分の表面
電極取出コンタクト部をなくし、このなくしたコ
ンタクト相当分において表面ゲート領域の抵抗を
減少するための導電体とのコンタクト部を形成す
ることによつて、面積を増加させることなくゲー
ト抵抗を減少させ、伝達コンダクタンス低雑音特
性を有する接合形電界効果トランジスタ（以下Ｊ
―FETという）を有する半導体集積回路装置で
あつて、この構造を第１図とともに説明する。第
１図ａはＪ―FETの各領域と配線の平面パター
ンを示す。第１図ａ，ｂにおいて、１０１はｐ形
シリコン基板、１０２はｐ形基板１０１上に形成
された比抵抗１〜３Ω−cmのｎ形エピタキシヤル
層よりなるｎ形島領域でこの中にＪ―FETが作
り込まれる。１０３は第３図ｃに右下り斜線で示
される如くｎ形島領域１０２中にｎ形島領域の一
部の側部周囲をとり囲むようにモザイク状に形成
された層抵抗２〜4KΩ／□、拡散深さ３〜４μ
ｍのゲートとなるp+形バツクゲート領域（以下
Ｐ―wellとする。）、１０４はＰ―well１０３の低
抵抗接触及びMOS効果をなくすためのp+チヤン
ネルストツパとコンタクトを兼ねるp+形領域、
１０５（１０５ａ，１０５ｂ，１０５ｃ）は１０
３内にそれぞれ形成されたｎ形ソース領域、１０
６（１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ，
１０６ｅ）はバツクゲート領域に側面がとり囲ま
れ、Ｐ―well１０３の下部の島領域１０２を通じ
て接続される様に形成されたｎ形ドレイン領域で
あり、島領域１０２により互いに点線のごとく電
気的に接続されている。１０７はソース１０５、
ドレイン１０６のゲート領域１０３表面にイオン
注入法等で形成された層抵抗３〜5KΩ／□、拡
散深さ0.5μｍ〜1.0μｍのｎ形領域である。１０
８は第３図ｃに右上り斜線で示される如くｎ形領
域１０７にモザイク状に形成された表面ゲート領
域で、バツクゲート領域１０３と接続され、層抵
抗10Ω／□〜数100Ω／□で深さ0.05μ〜0.34の
ｐ形高濃度表面ゲート領域である。この表面ゲー
ト１０８はドレイン１０６上からバツクゲート１
０３上にまたがつて形成されその形成により実質
的にＪ―FETの伝達コンダクタンスqmが決定さ
れることになる。１０９，１１０はソース領域１
０５、ドレイン領域１０６の電極配線、１１１は
ゲート電極配線、１１２は絶縁酸化膜、１１３は
エピタキシヤル層１０２を他のたとえばバイポー
ラトランジスタ形成用のエピタキシヤル部分と分
離する為のｐ形分離領域、１１４は表面ゲート１
０８のコンタクトを取るためのポリシリコン膜で
ある。第１図の場合表面ゲート１０８の厚さは
0.1〜0.3μｍ位であるので通常のアルミコンタク
トではつき抜けが生じる為、ポリシリコン膜１１
４を設けている。なお１０４，１０５はたとえば
バイポーラトランジスタ（図示せず）のベース、
エミツタと同時に形成される。 尚、第１図においてはチヤンネルは第３図ｂの
円形の破線部分に形成され、表面ゲート１０８と
Ｐ―well１０３にはさまれたｎ形領域１０７の部
分に形成されることになる。すなわち、第１図で
はバツクゲート１０３に側面が囲まれたドレイン
１０６上に表面ゲートが位置している。この実施
例ではソース１０５、ゲート１０８を縦横交互に
配置し、ソース１０５、ゲート１０８を合計５×
５個配列させた例を示している。 第１図のFETによれば、ドレイン１０６をエ
ピタキシヤル層１０２で形成しているため各ドレ
イン１０６ａ〜ｅは１０２で接続され、ドレイン
コンタクトのマージンを取る必要がなくなるの
で、このドレインコンタクト相当部分を表面ゲー
トのコンタクト部としている。したがつて、ゲー
ト抵抗を極めて小さくできるとともに、表面ゲー
ト１０８からコンタクトを取り配線１１４を形成
するための部分だけ表面ゲート１０８の面積が大
きくなつても、第１図ｂの円形の破線部分のみが
チヤンネルとなるだけで、チヤンネル長ｘが長く
なることがなく伝達コンダクタンスを低下させる
ことがない。この様に第１図にかかるＪ―FET
は全体の面積を大きくすることなく、抵抗を非常
に小さく出来雑音を非常に小さく出来る等の効果
を有する。 ところがこの第１図の構造においてはゲートは
表面ゲート及びＰ―wellなるバツクゲートの両方
であり、ゲートソース及びドレインとの接合面は
非常に広く、そのため、ゲート〜ソース間容量及
びゲート〜ドレイン容量は非常に大きくなり、高
周波特性が悪い。 本発明はこのような問題に鑑みてなされたもの
で、表面ゲートとバツクゲート（Ｐ―well）を
別々に電極を取り出し、バツクゲートはソースま
たはドレインに接続すると共に表面ゲートに信号
を入れることにより、信号入力端〜ソース間容量
及び信号入力端〜ドレイン間容量を小さくして高
周波性能を一段と向上させたＪ―FETを有する
半導体集積回路を提供するものである。 以下本発明の実施例にかかる半導体集積回路内
に作成されたＪ―FETを図面とともに説明す
る。第２図は本発明の一実施例にかかるＪ―
FETを示し、第１図と同一のものには同一番号
を付している。第２図のＪ―FETの構造の特徴
はドレイン１０６となるｎ型エピタキシヤル層１
０２の一部のバツクゲート１０３内に形成された
コンタクト用p+形領域１２１の隣接部にn+形コ
ンタクト領域１２０を形成し、バツクゲート、ド
レイン電極配線１２２をポリシリコン膜１１４′
を介して領域１２０，１２１にコンタクトしてい
る。なお、１２２は必ずしもポリシリコン膜１１
４′を介することなく、直接領域１２０，１２１
にコンタクトしてもよい。 このように、第２図によれば電極配線１２２に
てドレインとバツクゲートが電気的に接続されて
おり、この間の接合容量をなくすことができる。
なお、入力信号は表面ゲー１０８に入力され、出
力は電極１２２からとり出され。 次に示す表１は第１，２図の構造における特性
比較を示したものである。
果トランジスタ（以下Ｊ―FETと称する。）を少
なくとも含む半導体集積回路装置に関するもので
ある。 従来より、Ｊ―FETは２乗特性、低雑音特性
等のバイポーラ素子にない特徴を有しているた
め、音響分野を始めとして各分野で数多く使用さ
れている。ところが、Ｊ―FETをバイポーラト
ランジスタ等の素子と一体化した半導体集積回路
におけるＪ―FETは、単体のＪ―FETと異なり
大きな占有面積を有することは極めて不利であ
る。バイポーラ素子を有する半導体集積回路にＪ
―FETを組み込む１つの理由はバイポーラトラ
ンジスタに比べて低雑音化を可能とするためであ
る。一方、このＪ―FETは他のバイポーラ素子
に必要な電流が要求されるとともに、低雑音性能
も充分満足させねばならない。この条件を満足す
るためにはゲート抵抗が小さく伝達コンダクタン
ス（qm）の大きなＪ―FETが要求され、大きな
面積を必要とし、集積回路内の限られた面積内に
十分な特性のＪ―FETを得ることは困難であ
る。すなわち、上述の性能が要求されるＪ―
FETは、バイポーラトランジスタに比べ集積回
路内において15〜20倍程度の占有面積を必要と
し、集積回路内に複数個形成されるＪ―FETは
集積回路全体の20〜30％を占めるため集積回路チ
ツプ面積の増加をもたらし、集積回路の作成に極
めて不利となつていた。 本発明はバイポーラ素子等と一体に集積化する
に好都合なＪ―FETであつて、伝達コンダクタ
ンスが大きくゲート抵抗が小さい構造を先に特願
昭53−129612号にて提案した。この構造は半導体
層内にこの半導体層の所定領域の側面をとり囲む
ようにモザイク状のバツクゲート領域を埋込形成
し、このバツクゲート領域上から上記所定領域上
を覆うようにモザイク状の表面ゲート領域を形成
し、この両ゲート領域にはさまれた半導体層をチ
ヤンネルとし、半導体層表面からバツクゲート領
域内にソース又はドレイン領域を形成し、上記所
定領域のドレイン又はソースを埋込バツクゲート
領域下の半導体層で相互接続してこの部分の表面
電極取出コンタクト部をなくし、このなくしたコ
ンタクト相当分において表面ゲート領域の抵抗を
減少するための導電体とのコンタクト部を形成す
ることによつて、面積を増加させることなくゲー
ト抵抗を減少させ、伝達コンダクタンス低雑音特
性を有する接合形電界効果トランジスタ（以下Ｊ
―FETという）を有する半導体集積回路装置で
あつて、この構造を第１図とともに説明する。第
１図ａはＪ―FETの各領域と配線の平面パター
ンを示す。第１図ａ，ｂにおいて、１０１はｐ形
シリコン基板、１０２はｐ形基板１０１上に形成
された比抵抗１〜３Ω−cmのｎ形エピタキシヤル
層よりなるｎ形島領域でこの中にＪ―FETが作
り込まれる。１０３は第３図ｃに右下り斜線で示
される如くｎ形島領域１０２中にｎ形島領域の一
部の側部周囲をとり囲むようにモザイク状に形成
された層抵抗２〜4KΩ／□、拡散深さ３〜４μ
ｍのゲートとなるp+形バツクゲート領域（以下
Ｐ―wellとする。）、１０４はＰ―well１０３の低
抵抗接触及びMOS効果をなくすためのp+チヤン
ネルストツパとコンタクトを兼ねるp+形領域、
１０５（１０５ａ，１０５ｂ，１０５ｃ）は１０
３内にそれぞれ形成されたｎ形ソース領域、１０
６（１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ，
１０６ｅ）はバツクゲート領域に側面がとり囲ま
れ、Ｐ―well１０３の下部の島領域１０２を通じ
て接続される様に形成されたｎ形ドレイン領域で
あり、島領域１０２により互いに点線のごとく電
気的に接続されている。１０７はソース１０５、
ドレイン１０６のゲート領域１０３表面にイオン
注入法等で形成された層抵抗３〜5KΩ／□、拡
散深さ0.5μｍ〜1.0μｍのｎ形領域である。１０
８は第３図ｃに右上り斜線で示される如くｎ形領
域１０７にモザイク状に形成された表面ゲート領
域で、バツクゲート領域１０３と接続され、層抵
抗10Ω／□〜数100Ω／□で深さ0.05μ〜0.34の
ｐ形高濃度表面ゲート領域である。この表面ゲー
ト１０８はドレイン１０６上からバツクゲート１
０３上にまたがつて形成されその形成により実質
的にＪ―FETの伝達コンダクタンスqmが決定さ
れることになる。１０９，１１０はソース領域１
０５、ドレイン領域１０６の電極配線、１１１は
ゲート電極配線、１１２は絶縁酸化膜、１１３は
エピタキシヤル層１０２を他のたとえばバイポー
ラトランジスタ形成用のエピタキシヤル部分と分
離する為のｐ形分離領域、１１４は表面ゲート１
０８のコンタクトを取るためのポリシリコン膜で
ある。第１図の場合表面ゲート１０８の厚さは
0.1〜0.3μｍ位であるので通常のアルミコンタク
トではつき抜けが生じる為、ポリシリコン膜１１
４を設けている。なお１０４，１０５はたとえば
バイポーラトランジスタ（図示せず）のベース、
エミツタと同時に形成される。 尚、第１図においてはチヤンネルは第３図ｂの
円形の破線部分に形成され、表面ゲート１０８と
Ｐ―well１０３にはさまれたｎ形領域１０７の部
分に形成されることになる。すなわち、第１図で
はバツクゲート１０３に側面が囲まれたドレイン
１０６上に表面ゲートが位置している。この実施
例ではソース１０５、ゲート１０８を縦横交互に
配置し、ソース１０５、ゲート１０８を合計５×
５個配列させた例を示している。 第１図のFETによれば、ドレイン１０６をエ
ピタキシヤル層１０２で形成しているため各ドレ
イン１０６ａ〜ｅは１０２で接続され、ドレイン
コンタクトのマージンを取る必要がなくなるの
で、このドレインコンタクト相当部分を表面ゲー
トのコンタクト部としている。したがつて、ゲー
ト抵抗を極めて小さくできるとともに、表面ゲー
ト１０８からコンタクトを取り配線１１４を形成
するための部分だけ表面ゲート１０８の面積が大
きくなつても、第１図ｂの円形の破線部分のみが
チヤンネルとなるだけで、チヤンネル長ｘが長く
なることがなく伝達コンダクタンスを低下させる
ことがない。この様に第１図にかかるＪ―FET
は全体の面積を大きくすることなく、抵抗を非常
に小さく出来雑音を非常に小さく出来る等の効果
を有する。 ところがこの第１図の構造においてはゲートは
表面ゲート及びＰ―wellなるバツクゲートの両方
であり、ゲートソース及びドレインとの接合面は
非常に広く、そのため、ゲート〜ソース間容量及
びゲート〜ドレイン容量は非常に大きくなり、高
周波特性が悪い。 本発明はこのような問題に鑑みてなされたもの
で、表面ゲートとバツクゲート（Ｐ―well）を
別々に電極を取り出し、バツクゲートはソースま
たはドレインに接続すると共に表面ゲートに信号
を入れることにより、信号入力端〜ソース間容量
及び信号入力端〜ドレイン間容量を小さくして高
周波性能を一段と向上させたＪ―FETを有する
半導体集積回路を提供するものである。 以下本発明の実施例にかかる半導体集積回路内
に作成されたＪ―FETを図面とともに説明す
る。第２図は本発明の一実施例にかかるＪ―
FETを示し、第１図と同一のものには同一番号
を付している。第２図のＪ―FETの構造の特徴
はドレイン１０６となるｎ型エピタキシヤル層１
０２の一部のバツクゲート１０３内に形成された
コンタクト用p+形領域１２１の隣接部にn+形コ
ンタクト領域１２０を形成し、バツクゲート、ド
レイン電極配線１２２をポリシリコン膜１１４′
を介して領域１２０，１２１にコンタクトしてい
る。なお、１２２は必ずしもポリシリコン膜１１
４′を介することなく、直接領域１２０，１２１
にコンタクトしてもよい。 このように、第２図によれば電極配線１２２に
てドレインとバツクゲートが電気的に接続されて
おり、この間の接合容量をなくすことができる。
なお、入力信号は表面ゲー１０８に入力され、出
力は電極１２２からとり出され。 次に示す表１は第１，２図の構造における特性
比較を示したものである。
【表】
ただし、第１，２図において、チヤンネル長５
μｍ、１組のソース・ドレインにより形成される
チヤンネル巾30μｍ、ソースのコンタクト窓巾10
μｍ、ソースコンタクト窓マージン10μｍ、ゲー
トコンタクト窓20μｍ、ゲートコンタクトマージ
ン10μｍ、ゲート拡散１０３、分離拡散１１３の
マージンを20μｍとした。 この表１から明らかな様に本発明では伝達コン
ダクタンスは低下するが、ゲート〜ドレイン、ゲ
ート〜ソース容量は約46％に減少し、総合的に性
能指数が向上する。又、同等の伝達コンダクタン
スに対応する容量（性能指数）においても約76％
に減少することができ、高周波化にすぐれた性能
を発揮することが明らかとなつた。 なお、第２図に示した例ではドレインとバツク
ゲートを接続しているが、ソースとバツクゲート
が接続された場合も同様のことがいえる。この場
合もドレインより出力がなされる。 次に本発明の他の実施例を第３図に示す。第３
図において第２図と同一のものには同一番号を付
しており、第３図の構造はソース、表面ゲート配
線１０９，１１１を斜めに互いにほぼ平行に設置
しているため、表面ゲート電極１１１とソース電
極１０９が交さしなくてよいため、表面の電極構
造を一層構造とすることができる。その結果ゲー
ト電極とソース電極間の絶縁酸化膜が不要とな
る。なお、この実施例の場合も第２図と同様に性
能の向上が達成された。 さらに本発明の他の実施例のＪ―FET構造を
第４図に示す。この第４図の構成は、第２，３図
において表面ゲートとドレイン間の容量を減少さ
せたものである。すなわち、第２、第３図におい
ては表面ゲート１０８の中央部分とドレインとな
るエピタキシヤル層１０２との間の接合容量は全
く無駄なものである。したがつて、第４図の実施
例ではこの部分に絶縁膜１３０を形成し、第３図
よりも上記接合容量の減少を可能としたものであ
る。 第１図に示す例と第４図の実施例の性能比較を
表２に示す。 表２から明らかな様にゲート・ドレイン＋ゲー
ト・ソース・ドレイン容量は約14.8％に大きく減
少する。又同等の伝達コンダクタンスに対応する
容量（性能指数）においても約24％に減少し、実
施例第３図の場合に比べゲート・ドレイン＋ゲー
ト・ソース容量は約32％に減少し、性能指数にお
いても約32％に減少し、非常に高周波化できる。
μｍ、１組のソース・ドレインにより形成される
チヤンネル巾30μｍ、ソースのコンタクト窓巾10
μｍ、ソースコンタクト窓マージン10μｍ、ゲー
トコンタクト窓20μｍ、ゲートコンタクトマージ
ン10μｍ、ゲート拡散１０３、分離拡散１１３の
マージンを20μｍとした。 この表１から明らかな様に本発明では伝達コン
ダクタンスは低下するが、ゲート〜ドレイン、ゲ
ート〜ソース容量は約46％に減少し、総合的に性
能指数が向上する。又、同等の伝達コンダクタン
スに対応する容量（性能指数）においても約76％
に減少することができ、高周波化にすぐれた性能
を発揮することが明らかとなつた。 なお、第２図に示した例ではドレインとバツク
ゲートを接続しているが、ソースとバツクゲート
が接続された場合も同様のことがいえる。この場
合もドレインより出力がなされる。 次に本発明の他の実施例を第３図に示す。第３
図において第２図と同一のものには同一番号を付
しており、第３図の構造はソース、表面ゲート配
線１０９，１１１を斜めに互いにほぼ平行に設置
しているため、表面ゲート電極１１１とソース電
極１０９が交さしなくてよいため、表面の電極構
造を一層構造とすることができる。その結果ゲー
ト電極とソース電極間の絶縁酸化膜が不要とな
る。なお、この実施例の場合も第２図と同様に性
能の向上が達成された。 さらに本発明の他の実施例のＪ―FET構造を
第４図に示す。この第４図の構成は、第２，３図
において表面ゲートとドレイン間の容量を減少さ
せたものである。すなわち、第２、第３図におい
ては表面ゲート１０８の中央部分とドレインとな
るエピタキシヤル層１０２との間の接合容量は全
く無駄なものである。したがつて、第４図の実施
例ではこの部分に絶縁膜１３０を形成し、第３図
よりも上記接合容量の減少を可能としたものであ
る。 第１図に示す例と第４図の実施例の性能比較を
表２に示す。 表２から明らかな様にゲート・ドレイン＋ゲー
ト・ソース・ドレイン容量は約14.8％に大きく減
少する。又同等の伝達コンダクタンスに対応する
容量（性能指数）においても約24％に減少し、実
施例第３図の場合に比べゲート・ドレイン＋ゲー
ト・ソース容量は約32％に減少し、性能指数にお
いても約32％に減少し、非常に高周波化できる。
【表】
第４図の場合にもソースとバツクゲートを接続
した場合も同様のことがいえる。 又第３図及び第４図においてｎ形エピタキシヤ
ル層１０２中のドレイン１０６下部にｎ形高濃度
埋込拡散を含む半導体集積回路が考えられこの構
造によりさらにドレイン抵抗が下がり、飽和特性
を改善できる。 以上の様に、本発明は高伝達コンダクタンス、
低雑音特性を有すると共に周波数帯域巾の広い高
周波Ｊ―FETを提供出来るもので、電極構造も
簡単化でき、高性能Ｊ―FETを含む半導体集積
回路の実現に大なる工業的価値を発揮するもので
ある。
した場合も同様のことがいえる。 又第３図及び第４図においてｎ形エピタキシヤ
ル層１０２中のドレイン１０６下部にｎ形高濃度
埋込拡散を含む半導体集積回路が考えられこの構
造によりさらにドレイン抵抗が下がり、飽和特性
を改善できる。 以上の様に、本発明は高伝達コンダクタンス、
低雑音特性を有すると共に周波数帯域巾の広い高
周波Ｊ―FETを提供出来るもので、電極構造も
簡単化でき、高性能Ｊ―FETを含む半導体集積
回路の実現に大なる工業的価値を発揮するもので
ある。
第１図ａは先に本発明者らが提案したＪ―
FETの要部概略平面図、第１図ｂは同ａの―
′線断面図、同ｃはａ中にある埋込ゲート部お
よび表面ゲート部の概略平面図、第２図ａ、第３
図ａはそれぞれ本発明の実施例のＪ―FETの要
部概略平面図、第２図ｂ、第３図ｂは同ａの―
′，―′線断面図、第４図は本発明のさらに
他の実施例のＪ―FETの構造断面図である。 １０１……ｐ形シリコン基板、１０２……ｎ形
エピタキシヤル層よりなる島領域、１０３……
p+形バツクゲート領域、１０５ａ〜１０５ｃ…
…ソース領域、１０６ａ〜１０６ｄ……１０２の
所定領域からなるドレイン領域、１０７……チヤ
ンネル領域、１０８……表面ゲート領域、１０９
……ソース配線、１１０……ドレイン配線、１１
１……表面ゲート配線、１１４……ポリシリコン
膜、１２０……n+形領域、１２１……p+形領
域、１２２……ドレイン、バツクゲート配線、１
３０……絶縁膜。
FETの要部概略平面図、第１図ｂは同ａの―
′線断面図、同ｃはａ中にある埋込ゲート部お
よび表面ゲート部の概略平面図、第２図ａ、第３
図ａはそれぞれ本発明の実施例のＪ―FETの要
部概略平面図、第２図ｂ、第３図ｂは同ａの―
′，―′線断面図、第４図は本発明のさらに
他の実施例のＪ―FETの構造断面図である。 １０１……ｐ形シリコン基板、１０２……ｎ形
エピタキシヤル層よりなる島領域、１０３……
p+形バツクゲート領域、１０５ａ〜１０５ｃ…
…ソース領域、１０６ａ〜１０６ｄ……１０２の
所定領域からなるドレイン領域、１０７……チヤ
ンネル領域、１０８……表面ゲート領域、１０９
……ソース配線、１１０……ドレイン配線、１１
１……表面ゲート配線、１１４……ポリシリコン
膜、１２０……n+形領域、１２１……p+形領
域、１２２……ドレイン、バツクゲート配線、１
３０……絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成された一方の導電形半導
体層と、該半導体層の所定領域の側面をとり囲む
ように該半導体層中に埋込み形成されたモザイク
状他方導電形バツクゲート領域と、該バツクゲー
ト領域の上部から上記半導体層の所定領域の上部
にわたつて上記半導体層表面に形成されたモザイ
ク状他方導電形表面ゲート領域と、上記半導体層
表面から上記バツクゲート領域上に選択的に形成
された一方の導電形の島状領域とを有し、上記バ
ツクゲート領域と上記表面ゲート領域の対向面に
はさまれた上記半導体層をチヤンネルとし、上記
島状領域を上記半導体層上の導電体で接続してソ
ース又はドレインとし、上記半導体層の所定領域
をドレイン又はソースとし、かつ上記表面ゲート
領域のモザイクを構成する各領域上に導電体を設
置するとともに、上記表面ゲート領域に入力信号
を印加し、上記バツクゲート領域を上記所定領域
もしくは島状領域と電気的に接続してなる接合形
電界効果トランジスタを備えたことを特徴とする
半導体集積回路装置。 ２ 導電体が多結晶半導体層よりなることを特徴
とする特許請求の範囲第１項に記載の半導体集積
回路装置。 ３ バツクゲート領域は表面ゲート領域より低濃
度とし、ピンチオフ電圧制御を主に高濃度表面ゲ
ートで行なうことを特徴とする特許請求の範囲第
１項に記載の半導体集積回路装置。 ４ 他方導電形表面ゲート領域がメツシユ状構造
を有し、半導体層上の表面ゲートのない所望領域
に絶縁膜を有し、上記絶縁膜上に形成された導電
体にて上記表面ゲートの電極が形成されてなるこ
とを特徴とする特許請求の範囲第１項に記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14460379A JPS5667961A (en) | 1979-11-07 | 1979-11-07 | Semiconductor integrated circuit system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14460379A JPS5667961A (en) | 1979-11-07 | 1979-11-07 | Semiconductor integrated circuit system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5667961A JPS5667961A (en) | 1981-06-08 |
| JPS6212672B2 true JPS6212672B2 (ja) | 1987-03-19 |
Family
ID=15365865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14460379A Granted JPS5667961A (en) | 1979-11-07 | 1979-11-07 | Semiconductor integrated circuit system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5667961A (ja) |
-
1979
- 1979-11-07 JP JP14460379A patent/JPS5667961A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5667961A (en) | 1981-06-08 |
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