JPS6149456A - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
- Publication number
- JPS6149456A JPS6149456A JP59172002A JP17200284A JPS6149456A JP S6149456 A JPS6149456 A JP S6149456A JP 59172002 A JP59172002 A JP 59172002A JP 17200284 A JP17200284 A JP 17200284A JP S6149456 A JPS6149456 A JP S6149456A
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- JP
- Japan
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- substrate voltage
- voltage
- semiconductor integrated
- integrated circuit
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、基板電圧クランプ回路を設はりＭＯＳ型半
導体集積回路に関するものである。
導体集積回路に関するものである。
現在のＭＯＳ型半導体集積回路、特にＭＯＳダイナミッ
クＲＡＭにおいては、電源の単一化がはからｎ、基板電
圧はチップ上に設けた基板電圧発生回路によ−って発生
させる方式が一般化している。
クＲＡＭにおいては、電源の単一化がはからｎ、基板電
圧はチップ上に設けた基板電圧発生回路によ−って発生
させる方式が一般化している。
第１図に従来の基板電圧発生回路を内蔵しているＭＯＳ
型半導体集積回路における基板電圧と電源電圧の関係！
示す。
型半導体集積回路における基板電圧と電源電圧の関係！
示す。
第１図において、基板電圧をＶＢ、とし、電源電圧’１
Ｖｃｃとすると、両者の関係は第１図から明らかなよ５
に電源電圧ＶＣＣが比較的低い場合、基板電圧ｖＲＢは
電源電圧ｖｃｃ Ｉｃ比例して負に深くなるが、電源電
圧ｖｃｃが高くなると浅くなり、非常に高くなったとき
Ｋは正の電圧になることもある。
Ｖｃｃとすると、両者の関係は第１図から明らかなよ５
に電源電圧ＶＣＣが比較的低い場合、基板電圧ｖＲＢは
電源電圧ｖｃｃ Ｉｃ比例して負に深くなるが、電源電
圧ｖｃｃが高くなると浅くなり、非常に高くなったとき
Ｋは正の電圧になることもある。
この原因は、電源電圧Ｖｃｃが高くなり消費電流が増大
すると、衝突電離匠よる基板内の正孔電流が増大し、基
板電圧発生回路からの充電電流がこｎを補償しきれなく
なるためである。半導体集積回路ン動作保証領域内の電
源電圧で使用していｎばこのような状況は起らないが、
取扱いのミス等何らかの原因で高電圧が半導体集積回路
に印加さｎた場合、ｐｎ接合が順方向にバイアスさｎる
種基板電圧が浮上がり、半導体集積回路の永久破壊２招
く危険性がある。
すると、衝突電離匠よる基板内の正孔電流が増大し、基
板電圧発生回路からの充電電流がこｎを補償しきれなく
なるためである。半導体集積回路ン動作保証領域内の電
源電圧で使用していｎばこのような状況は起らないが、
取扱いのミス等何らかの原因で高電圧が半導体集積回路
に印加さｎた場合、ｐｎ接合が順方向にバイアスさｎる
種基板電圧が浮上がり、半導体集積回路の永久破壊２招
く危険性がある。
第２図（ａ）、（ｂ）は電源ラインと基板間に比較的大
きな容量が形成さｎている場合の基板電圧発生回路ン内
蔵した半導体集積回路の電源投入時における電源電圧Ｖ
ｃｃの波形と基板電圧ｖＢＢの波形を示したもので、第
２図（ａ）は電源電圧Ｖｃｃと時間の関係を表わし、同
図（ｂ）ｔ’！基板電圧ｖ！ｌＩｌと時間の関係ン表わ
しも・る。基板電圧発生回路が電源投入後充分な電圧を
発生するまでにある程度の時間を必要とする。従って、
電源電圧ＶＣＣが急峻に立上つ夕場合、第２図（ａ）、
（ｂ） ｔｉｅ示すように、電源ラインと基板間の容
量結合によって、基板電圧■ＩＩＢが正になる期間が存
在する。この基板電圧ｖＩＩＢの浮上がりが大きい場合
Ｋ ｋｌ半導体集積回路の永久破壊を招（可能性があり
、また、破壊ＶＣは致らない場合でも、きわめて大きな
突入電源電流が流ｎてしまう欠点がある。
きな容量が形成さｎている場合の基板電圧発生回路ン内
蔵した半導体集積回路の電源投入時における電源電圧Ｖ
ｃｃの波形と基板電圧ｖＢＢの波形を示したもので、第
２図（ａ）は電源電圧Ｖｃｃと時間の関係を表わし、同
図（ｂ）ｔ’！基板電圧ｖ！ｌＩｌと時間の関係ン表わ
しも・る。基板電圧発生回路が電源投入後充分な電圧を
発生するまでにある程度の時間を必要とする。従って、
電源電圧ＶＣＣが急峻に立上つ夕場合、第２図（ａ）、
（ｂ） ｔｉｅ示すように、電源ラインと基板間の容
量結合によって、基板電圧■ＩＩＢが正になる期間が存
在する。この基板電圧ｖＩＩＢの浮上がりが大きい場合
Ｋ ｋｌ半導体集積回路の永久破壊を招（可能性があり
、また、破壊ＶＣは致らない場合でも、きわめて大きな
突入電源電流が流ｎてしまう欠点がある。
この発明は、上記のような欠点を改善するためになさｎ
几もので、基板電圧発生回路内蔵のＭＯＳ型半導体集
積回路に、トンインとゲートが基板に接続され、ソース
がグランドに接続さｎ ｆＣ基板電圧クランプ用ＭＯＳ
）ランジスタを設けることにより、基板電圧が正になる
の乞防ぐことのできる信頼性の高いＭＯＳ型半導体集積
回路ン提供するものである。以下、図面を用いてこの発
明乞説明する。
几もので、基板電圧発生回路内蔵のＭＯＳ型半導体集
積回路に、トンインとゲートが基板に接続され、ソース
がグランドに接続さｎ ｆＣ基板電圧クランプ用ＭＯＳ
）ランジスタを設けることにより、基板電圧が正になる
の乞防ぐことのできる信頼性の高いＭＯＳ型半導体集積
回路ン提供するものである。以下、図面を用いてこの発
明乞説明する。
第４図はこの発明の一実施例を示すものであり、第３図
はこの発明の等価回路Ｚ示すものである。
はこの発明の等価回路Ｚ示すものである。
第３図において、半導体基板の電圧が正となり、基板電
圧クランプ用ＭＯＳ）ランジスタＴのしきい値電圧（こ
のしきい値電圧ＹＶｒａとする）を越えると、基板電圧
クランプ用ＭＯＳ）ランジスタＴが導通状態となって基
板を放電させて基板電圧の上昇乞おさえる。従って、こ
の発明乞より効果的ＫｊるＫｉ２、基板電圧クランプ用
ＭＯＳ）ランジスタＴのしきい値電圧ＶＴ１１Ｙ Ｏボ
ルト以上、ｐｎ接合のビルトインポテンシャル以下の範
囲で可能な限り低い値にすること、および基板を速かに
放電させる定めに基板電圧クランプ用ＭＯＳ）ランジス
タＴのチャネル幅を太き（することである。
圧クランプ用ＭＯＳ）ランジスタＴのしきい値電圧（こ
のしきい値電圧ＹＶｒａとする）を越えると、基板電圧
クランプ用ＭＯＳ）ランジスタＴが導通状態となって基
板を放電させて基板電圧の上昇乞おさえる。従って、こ
の発明乞より効果的ＫｊるＫｉ２、基板電圧クランプ用
ＭＯＳ）ランジスタＴのしきい値電圧ＶＴ１１Ｙ Ｏボ
ルト以上、ｐｎ接合のビルトインポテンシャル以下の範
囲で可能な限り低い値にすること、および基板を速かに
放電させる定めに基板電圧クランプ用ＭＯＳ）ランジス
タＴのチャネル幅を太き（することである。
第４図はｌトランジスタ・ｌキャパシタ型メモリ構造の
ＭＯＳダイナミックＲＡＭＫ、この発明乞実施し友もの
である。第４図において、１はＭＯＳダイナミックＲＡ
Ｍのチップ、２はグランド端子のボンディングバンド、
３は基板電圧発生回路の出力端子のポンディングパッド
で、このポンディングパッド３ｔ、チップ１がタイポン
ド３Ｈるパッケージのダイフレーム（図示しない）と接
続して、チップ１の基板に基板電圧を印加する。
ＭＯＳダイナミックＲＡＭＫ、この発明乞実施し友もの
である。第４図において、１はＭＯＳダイナミックＲＡ
Ｍのチップ、２はグランド端子のボンディングバンド、
３は基板電圧発生回路の出力端子のポンディングパッド
で、このポンディングパッド３ｔ、チップ１がタイポン
ド３Ｈるパッケージのダイフレーム（図示しない）と接
続して、チップ１の基板に基板電圧を印加する。
４は前記チップ１の外周を一周するグランド配線、５は
同じくチップ１の外周を一周する基板電圧発生回路の出
力の配線である。６はメモリセル７レイ領域、Ｔはメモ
リの周辺回路領域、８は基板電圧クランプ用トランジス
タを形成する基板電圧クランプ用トランジスタ領域であ
る。
同じくチップ１の外周を一周する基板電圧発生回路の出
力の配線である。６はメモリセル７レイ領域、Ｔはメモ
リの周辺回路領域、８は基板電圧クランプ用トランジス
タを形成する基板電圧クランプ用トランジスタ領域であ
る。
ｌトランジスタ・ｌキャパシタ型メモリセルは、通常多
層ポリシリコンのプロセス２用いて製造さｎるのが一般
化している。疋とえば２層ポリシリコンのプロセスを用
いるＡＪｊ合、ｉ １ ホリシリコンでメモリセルプレ
ートが構＃：さハ、第２ポリシリコンでメモリセルのト
ランスファゲートおよび周辺回路トランジスタのゲート
が構成さｎるが、第１ポリシリコンのゲート酸化膜はメ
モリセルの蓄積容量２大きくする定めにきわめて薄くな
っている。従って、第１ポリシリコンをゲートに用いて
トランジスタン構成丁ｎば、特別なイオン注入など乞す
ることなく、基板電圧クランプ用ＭＯＳトランジスタＴ
のしきい値電圧ＶＴＩＩの低いトランジスタを得ること
ができる。たとえば、第１ポリシリコンのゲート酸化膜
が１６０〜２００Ａ、第２ポリシリコンのゲート酸化膜
が３５０〜４００Ａのとき、チャネル長約２μｍの第２
ポリシリコンゲートトランジスタのしきい値電圧ＶＴＨ
ＩＪ″−Ｏ，Ｓ Ｖ程度であｎば、チャネル長約３μｍ
の第１ポリシリコンゲートトランジスタのしきい値電圧
ｖＴＨは０、１〜０．２ Ｖ程度になる。また、種々の
理由により、グランド配線４と基板電圧発生回路９出力
の配線５はチップ１の外周を一周するよ５に配線するの
で、グランド配線４、基板電圧発生回路の出力の配線５
で挾まｎ ７ＣＭ ４図の斜線部の基板電圧クランプ用
トランジスタ領域８で、ドレインとゲートが基板電圧発
生回路の出力の配置ｆｊ５Ｖｃ接続され、ソースがグラ
ンド配線４に接続さｎる第１ポリシリフンゲートトラン
ジスタＺ設ければ、きわめて低いしきい値電圧ｖＴＨと
、きわめて大きいチご ヤネル幅を持つ基板電
圧クランプ用ＭＯＳ）ランジスタを特殊なプロセスを追
加することなく、しかもチップ面積ン増大することもな
く林成することが可能である。
層ポリシリコンのプロセス２用いて製造さｎるのが一般
化している。疋とえば２層ポリシリコンのプロセスを用
いるＡＪｊ合、ｉ １ ホリシリコンでメモリセルプレ
ートが構＃：さハ、第２ポリシリコンでメモリセルのト
ランスファゲートおよび周辺回路トランジスタのゲート
が構成さｎるが、第１ポリシリコンのゲート酸化膜はメ
モリセルの蓄積容量２大きくする定めにきわめて薄くな
っている。従って、第１ポリシリコンをゲートに用いて
トランジスタン構成丁ｎば、特別なイオン注入など乞す
ることなく、基板電圧クランプ用ＭＯＳトランジスタＴ
のしきい値電圧ＶＴＩＩの低いトランジスタを得ること
ができる。たとえば、第１ポリシリコンのゲート酸化膜
が１６０〜２００Ａ、第２ポリシリコンのゲート酸化膜
が３５０〜４００Ａのとき、チャネル長約２μｍの第２
ポリシリコンゲートトランジスタのしきい値電圧ＶＴＨ
ＩＪ″−Ｏ，Ｓ Ｖ程度であｎば、チャネル長約３μｍ
の第１ポリシリコンゲートトランジスタのしきい値電圧
ｖＴＨは０、１〜０．２ Ｖ程度になる。また、種々の
理由により、グランド配線４と基板電圧発生回路９出力
の配線５はチップ１の外周を一周するよ５に配線するの
で、グランド配線４、基板電圧発生回路の出力の配線５
で挾まｎ ７ＣＭ ４図の斜線部の基板電圧クランプ用
トランジスタ領域８で、ドレインとゲートが基板電圧発
生回路の出力の配置ｆｊ５Ｖｃ接続され、ソースがグラ
ンド配線４に接続さｎる第１ポリシリフンゲートトラン
ジスタＺ設ければ、きわめて低いしきい値電圧ｖＴＨと
、きわめて大きいチご ヤネル幅を持つ基板電
圧クランプ用ＭＯＳ）ランジスタを特殊なプロセスを追
加することなく、しかもチップ面積ン増大することもな
く林成することが可能である。
以上説明しにようＫ、この発明は、ＭＯＳＯ８型体導体
集積回路板に基板電圧発生回路ヶ内蔵し、ドレインとゲ
ートが前記基板電圧発生回路の出力に接続され、ソース
がグランドに接続さｎｒｓ基板電圧クラりプ用ＭＯＳ）
ランジスタを備え７４ Ｍ Ｏ８型型半体集槓回路であ
るから、基板電圧が正になることＺ防ぎ、信頼性の高い
ＭＯＳ型半導体集積回路が得らｒる利点がある。
集積回路板に基板電圧発生回路ヶ内蔵し、ドレインとゲ
ートが前記基板電圧発生回路の出力に接続され、ソース
がグランドに接続さｎｒｓ基板電圧クラりプ用ＭＯＳ）
ランジスタを備え７４ Ｍ Ｏ８型型半体集槓回路であ
るから、基板電圧が正になることＺ防ぎ、信頼性の高い
ＭＯＳ型半導体集積回路が得らｒる利点がある。
第１図は従来の基板電圧発生回路を内蔵しｒｓＭＯＳ型
半導体集積回路における基板電圧と電源電圧の関係を示
す図、第２図は第１図の型半体集積回路の電源投入時の
電源電圧波形と基板電圧波形２示す図で、第２図（ａ）
は電源電圧と時間との関係を表わ丁電圧波形図、同図（
ｂ）は基板電圧と時間との関係２表わす電圧波形図、第
３図はこの発明を説明するための等価回路図、第４図は
この発明の一実施例２示す構成図である。 図中、１はチップ、２はグランド端子のボンディングバ
ンド、３は基板電圧発生回路の出力端子のボンディング
バンド、４はグランド配線、５は基板電圧発生回路の出
力の配線、６はメモリセルアレイ領域、７は周辺回路領
域、８は基板電圧クランプ用トランジスタ領域、■は基
板電圧クランプ用ＭＯＳ）ランジスクである。 なお、図中の同一符号は同一まＬは相当部分を示す。 代理人 大岩 増雄 （外２名） 第１図 第２図 第３図 第４図 １ ｌ ｊ
半導体集積回路における基板電圧と電源電圧の関係を示
す図、第２図は第１図の型半体集積回路の電源投入時の
電源電圧波形と基板電圧波形２示す図で、第２図（ａ）
は電源電圧と時間との関係を表わ丁電圧波形図、同図（
ｂ）は基板電圧と時間との関係２表わす電圧波形図、第
３図はこの発明を説明するための等価回路図、第４図は
この発明の一実施例２示す構成図である。 図中、１はチップ、２はグランド端子のボンディングバ
ンド、３は基板電圧発生回路の出力端子のボンディング
バンド、４はグランド配線、５は基板電圧発生回路の出
力の配線、６はメモリセルアレイ領域、７は周辺回路領
域、８は基板電圧クランプ用トランジスタ領域、■は基
板電圧クランプ用ＭＯＳ）ランジスクである。 なお、図中の同一符号は同一まＬは相当部分を示す。 代理人 大岩 増雄 （外２名） 第１図 第２図 第３図 第４図 １ ｌ ｊ
Claims (3)
- （１）ＭＯＳ型半導体集積回路の基板に基板電圧発生回
路を内蔵し、ドレインとゲートが前記基板電圧発生回路
の出力に接続され、ソースがグランドに接続された基板
電圧クランプ用ＭＯＳトランジスタを備えたことを特徴
とするＭＯＳ型半導体集積回路。 - （２）基板電圧クランプ用ＭＯＳトランジスタのしきい
値電圧が０ボルト以上で、ｐｎ接合のビルトインポテン
シャル以下であることを特徴とする特許請求の範囲第（
１）項記載のＭＯＳ型半導体集積回路。 - （３）ＭＯＳ型半導体集積回路は、多層ポリシリコンプ
ロセスを用いた１トランジスタ・１キャパシタ型メモリ
セル構造のＭＯＳダイナミックＲＡＭであり、そのメモ
リセルプレートと、基板電圧クランプ用ＭＯＳトランジ
スタのゲートが同じ層のポリシリコンで構成されている
ことを特徴とする特許請求の範囲第（１）項記載のＭＯ
Ｓ型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172002A JPS6149456A (ja) | 1984-08-17 | 1984-08-17 | Ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172002A JPS6149456A (ja) | 1984-08-17 | 1984-08-17 | Ｍｏｓ型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149456A true JPS6149456A (ja) | 1986-03-11 |
| JPH0354866B2 JPH0354866B2 (ja) | 1991-08-21 |
Family
ID=15933696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59172002A Granted JPS6149456A (ja) | 1984-08-17 | 1984-08-17 | Ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149456A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896690A (ja) * | 1981-12-03 | 1983-06-08 | Electric Power Dev Co Ltd | 石炭の高濃度スラリ−の製造方法 |
| JPS63165366U (ja) * | 1987-04-17 | 1988-10-27 | ||
| US6923425B2 (en) | 2001-02-28 | 2005-08-02 | Zurn Industries, Inc. | Flush valve diaphragm |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5382252A (en) * | 1976-12-27 | 1978-07-20 | Texas Instruments Inc | Pumping circuit |
-
1984
- 1984-08-17 JP JP59172002A patent/JPS6149456A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5382252A (en) * | 1976-12-27 | 1978-07-20 | Texas Instruments Inc | Pumping circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896690A (ja) * | 1981-12-03 | 1983-06-08 | Electric Power Dev Co Ltd | 石炭の高濃度スラリ−の製造方法 |
| JPS63165366U (ja) * | 1987-04-17 | 1988-10-27 | ||
| US6923425B2 (en) | 2001-02-28 | 2005-08-02 | Zurn Industries, Inc. | Flush valve diaphragm |
| US7516754B2 (en) | 2001-02-28 | 2009-04-14 | Zurn Industries, Llc | Flush valve diaphragm |
| US8210202B2 (en) | 2001-02-28 | 2012-07-03 | Zurn Industries, Llc | Flush valve diaphragm |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354866B2 (ja) | 1991-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |