JPS6236310B2 - - Google Patents
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- Publication number
- JPS6236310B2 JPS6236310B2 JP60221272A JP22127285A JPS6236310B2 JP S6236310 B2 JPS6236310 B2 JP S6236310B2 JP 60221272 A JP60221272 A JP 60221272A JP 22127285 A JP22127285 A JP 22127285A JP S6236310 B2 JPS6236310 B2 JP S6236310B2
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- 230000005540 biological transmission Effects 0.000 claims description 5
- 238000013459 approach Methods 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタ
（以下、トランジスタと称す）を用いたダイナミ
ツク型MOSメモリ回路に関する。
（以下、トランジスタと称す）を用いたダイナミ
ツク型MOSメモリ回路に関する。
ダイナミツク型MOSメモリ回路は、きわめて
微少信号を検出して情報の判別を行い、且つ高密
度の集積回路構成を可能とするため、簡易な回路
構成と消費電力の少ない高検出感度のメモリ回路
を必要とする。とくにトランジスタと容量素子と
を用いてメモリセルとする１トランジスタ型ラン
ダム・アクセス・メモリ（ITr−RAM）において
は、この傾向が著るしく、従来の回路のようにセ
ンスアンプのセンス節点を直接チヤージアツプす
る回路構成では静電流による電力消費が大であ
り、又、これを防ぐためには集積回路構成に不都
合な複雑な回路構成を必要とする。
微少信号を検出して情報の判別を行い、且つ高密
度の集積回路構成を可能とするため、簡易な回路
構成と消費電力の少ない高検出感度のメモリ回路
を必要とする。とくにトランジスタと容量素子と
を用いてメモリセルとする１トランジスタ型ラン
ダム・アクセス・メモリ（ITr−RAM）において
は、この傾向が著るしく、従来の回路のようにセ
ンスアンプのセンス節点を直接チヤージアツプす
る回路構成では静電流による電力消費が大であ
り、又、これを防ぐためには集積回路構成に不都
合な複雑な回路構成を必要とする。
この発明の目的は、簡易回路において高感度低
電力消費のメモリ回路を提供することにある。
電力消費のメモリ回路を提供することにある。
本発明によるダイナミツクMOSメモリ回路は
ドレイン又はソースとゲートが交又接続された一
対のトランジスタ１，２と、該トランジスタ共通
のソースを低電位に引き込む駆動トランジスタ３
と、前記一対のトランジスタのセンス節点対Ａ，
Ｂと一対のデイジツト線Ｄ，との信号伝達を制
御する伝達トランジスタ４，５と、一対のバスラ
イン（Ｉ／Ｏ）と、それぞれのデイジツト線に接
続するメモリセル１０，１１およびダミーセル１
２，１３とを備えたメモリ回路において、上記セ
ンス節点Ａ，Ｂはプリチヤージ期間および読み出
し期間のバスラインとの間に一対の選択トランジ
スタを設け、センス節点とバスラインとの間のデ
ータの伝達を伝達トランジスタを介することなく
行なうようにしたことを特徴とする。
ドレイン又はソースとゲートが交又接続された一
対のトランジスタ１，２と、該トランジスタ共通
のソースを低電位に引き込む駆動トランジスタ３
と、前記一対のトランジスタのセンス節点対Ａ，
Ｂと一対のデイジツト線Ｄ，との信号伝達を制
御する伝達トランジスタ４，５と、一対のバスラ
イン（Ｉ／Ｏ）と、それぞれのデイジツト線に接
続するメモリセル１０，１１およびダミーセル１
２，１３とを備えたメモリ回路において、上記セ
ンス節点Ａ，Ｂはプリチヤージ期間および読み出
し期間のバスラインとの間に一対の選択トランジ
スタを設け、センス節点とバスラインとの間のデ
ータの伝達を伝達トランジスタを介することなく
行なうようにしたことを特徴とする。
また本発明においては好ましくは、前記メモリ
セルおよびダミーセルは実質的幾可学形状が同一
パターンとして他の回路要素と共に集積回路とし
て構成される。またさらには上記伝達トランジス
タ４，５がセンス開始前に三極管領域にて動作
し、センス開始からチヤージアツプトランジスタ
の動作完了までの期間に実質的基準電位となる記
号φTで駆動され、一方のセンス節点が基準電位
に近ずくにつれ再び三極管領域に入るデイプレツ
シヨン型トランジスタであることが好ましい。
セルおよびダミーセルは実質的幾可学形状が同一
パターンとして他の回路要素と共に集積回路とし
て構成される。またさらには上記伝達トランジス
タ４，５がセンス開始前に三極管領域にて動作
し、センス開始からチヤージアツプトランジスタ
の動作完了までの期間に実質的基準電位となる記
号φTで駆動され、一方のセンス節点が基準電位
に近ずくにつれ再び三極管領域に入るデイプレツ
シヨン型トランジスタであることが好ましい。
本発明によるMOSメモリ回路では選択トラン
ジスタをセンス節点に接続しているため、高速の
メモリの読み出しを行なうことができる。
ジスタをセンス節点に接続しているため、高速の
メモリの読み出しを行なうことができる。
第１図に示すように、この発明の一実施例のメ
モリ回路は、互いに他のドレインにゲートが結合
する如く交又接続された一対のトランジスタ１，
２と、各トランジスタ１，２の共通のソース節点
Ｃを駆動パルスφSの上昇によりセンス開始後に
低電位に下降せしめる駆動トランジスタ３を有す
る。一対のトランジスタ１，２の交又接続点にあ
たるドレインであるセンス節点Ａ，Ｂはそれぞれ
のデイジツト線Ｄ，に対して伝達パルスφTで
ゲートが駆動される伝達トランジスタ４，５のド
レイン・ソースをそれぞれ介して結合される。こ
のトランジスタ４，５は後述するようにゲートを
基準電位（GND）とした時に低インピーダンス
を示すデイプレツシヨン型トランジスタであり、
この実施例では5Vの電源電圧に対して−1.5Vの
ゲート値を有する。この図の回路内のトランジス
タは全てＮチヤンネルMOSトランジスタであ
り、集積回路構成を有する。デイジツト線Ｄ，
は、ドレインが電源電圧ＶPのほぼ1/2のレベルの
中間電圧源線Ｖpに接続するトランジスタ６，７
のソースにそれぞれ結合し、そのゲートに与えら
れるパルスφpによりプリチヤージの際に電源電
圧に対して中間程度の約2Vの電源電圧Ｖpによつ
てプリチヤージされる。又、センス開始後で伝達
トランジスタが遮断状態にあるときに5Vの電源
電圧Ｖpに近い電位までデイジツト線Ｄ，を充
電するためパルスφBでゲートが駆動されるチヤ
ージアツプトランジスタ８，９のソースをそれぞ
れのデイジツト線Ｄ，に結合し、ドレインを電
源線ＶDに接続する。
モリ回路は、互いに他のドレインにゲートが結合
する如く交又接続された一対のトランジスタ１，
２と、各トランジスタ１，２の共通のソース節点
Ｃを駆動パルスφSの上昇によりセンス開始後に
低電位に下降せしめる駆動トランジスタ３を有す
る。一対のトランジスタ１，２の交又接続点にあ
たるドレインであるセンス節点Ａ，Ｂはそれぞれ
のデイジツト線Ｄ，に対して伝達パルスφTで
ゲートが駆動される伝達トランジスタ４，５のド
レイン・ソースをそれぞれ介して結合される。こ
のトランジスタ４，５は後述するようにゲートを
基準電位（GND）とした時に低インピーダンス
を示すデイプレツシヨン型トランジスタであり、
この実施例では5Vの電源電圧に対して−1.5Vの
ゲート値を有する。この図の回路内のトランジス
タは全てＮチヤンネルMOSトランジスタであ
り、集積回路構成を有する。デイジツト線Ｄ，
は、ドレインが電源電圧ＶPのほぼ1/2のレベルの
中間電圧源線Ｖpに接続するトランジスタ６，７
のソースにそれぞれ結合し、そのゲートに与えら
れるパルスφpによりプリチヤージの際に電源電
圧に対して中間程度の約2Vの電源電圧Ｖpによつ
てプリチヤージされる。又、センス開始後で伝達
トランジスタが遮断状態にあるときに5Vの電源
電圧Ｖpに近い電位までデイジツト線Ｄ，を充
電するためパルスφBでゲートが駆動されるチヤ
ージアツプトランジスタ８，９のソースをそれぞ
れのデイジツト線Ｄ，に結合し、ドレインを電
源線ＶDに接続する。
メモリセル１０，１１およびダミーセル１２，
１３はこの実施例の集積回路構成では基体シリコ
ンの同一表面に実質的に同一の幾可学形状で得ら
れた１トランジスタ型セルである。それぞれのメ
モリセル内のトランジスタ１４，１５，１６，１
７はゲート電極がワード線φWi+1もしくはダミー
ワード線φDW，φ′DWに結合し、ドレインおよび
ソースの一方がデイジツト線Ｄ，に接続し、他
方は共通の一端が電源線ＶDに結合する容量素子
１８，１９，２０，２１の他端に接続している。
１３はこの実施例の集積回路構成では基体シリコ
ンの同一表面に実質的に同一の幾可学形状で得ら
れた１トランジスタ型セルである。それぞれのメ
モリセル内のトランジスタ１４，１５，１６，１
７はゲート電極がワード線φWi+1もしくはダミー
ワード線φDW，φ′DWに結合し、ドレインおよび
ソースの一方がデイジツト線Ｄ，に接続し、他
方は共通の一端が電源線ＶDに結合する容量素子
１８，１９，２０，２１の他端に接続している。
又、この実施例のメモリ回路は、デイジツト線
Ｄ，へのセンス開始後のチヤージアツプを許容
し、且つ高速アクセス時間特性を確保するため、
情報信号の一対の入出力線Ｉ／Ｏ、をデコ
ード出力制御信号Ｙでゲートが駆動されるトラン
ジスタ２２，２３を介して、それぞれセンス節点
Ａ，Ｂに結合する。交又接続のトランジスタ１，
２の共通のソース節点ＣはパルスφSをゲートに
与えることにより電位を下降するトランジスタ３
と共にプリチヤージパルスφPによりセンス節点
Ｃを中間電位に充電する、トランジスタ２４を通
して中間電源線Ｖpに結合される。
Ｄ，へのセンス開始後のチヤージアツプを許容
し、且つ高速アクセス時間特性を確保するため、
情報信号の一対の入出力線Ｉ／Ｏ、をデコ
ード出力制御信号Ｙでゲートが駆動されるトラン
ジスタ２２，２３を介して、それぞれセンス節点
Ａ，Ｂに結合する。交又接続のトランジスタ１，
２の共通のソース節点ＣはパルスφSをゲートに
与えることにより電位を下降するトランジスタ３
と共にプリチヤージパルスφPによりセンス節点
Ｃを中間電位に充電する、トランジスタ２４を通
して中間電源線Ｖpに結合される。
第２図は第１図の実施例の動作をより良く理解
するための動作波形図である。この図に示すよう
に第１図の実施例はプリチヤージ期間t1に高電位
にあるパルスφp，φTによりデイジツト線Ｄ，
およびセンス節点Ａ，Ｂは2V程度に充電され
る。プリチヤージ電位ＶPが電源電圧ＶDに比して
低いため、プリチヤージ時間、すなわちリセツト
時間は50nS以下にも短縮され得る。プリチヤー
ジ期間後に信号検出が開始されるとワード線の駆
動パルスφWとダミーワード線の駆動パルスφDW
が高電位になり、センスアンプから伸び出すデイ
ジツト線対Ｄ，の一方のメモリセルと他方のダ
ミーセルのトランジスタが導通し、それぞれの容
量素子の電荷に対応してデイジツト線電位が変化
し、且つ同様にセンス節点Ａ，Ｂの電位もそれぞ
れ変化する。次に伝達パルスφTが基準電位に下
降し、駆動パルスφSが漸増することによりセン
ス期間t2に入る。センス開始直後の伝達トランジ
スタ４，５は共に遮断状態にあり、センスアンプ
内のセンス節点対Ａ，Ｂの電位差のみ増巾され始
める。この時デイジツト線対Ｄ，にはチヤージ
アツプ〔−〕パルスφBを高電位とすることによ
り、デイジツト線対Ｄ，を電源電圧ＶPに上昇
させる。デイジツト線対のそれぞれへの充電期間
t3の終了前後にはセンス節点Ａ，Ｂの一方の電位
の下降によりこの節点に結合する伝達トランジス
タ４，５の一方は導電状態になり、デイジツト線
対Ｄ，の一方からセンス節点Ａ，Ｂの一方への
電流路を生じる。センス節点の高電位側およびデ
イジツト線の高電位側はチヤージアツプされた電
位に保たれ伝達パルスφTが再び高電位となつた
のちのリフレツシユ期間t4において、デイジツト
線対の電位ＶD，ＶDは基準電位０と電源電位ＶD
との最大振巾を生じ、この期間t4に制御信号Ｙは
高レベルとなり、読み出しがされる。ワード線φ
WのパルスφWの電位が下降することによりリフレ
ツシユ期間が完了し、当該メモリセルの容量素子
に対してリフレツシユ情報が蓄積される。駆動パ
ルスφSの下降およびプリチヤージパルスφPの上
昇で再びプリチヤージ期間に入り、この期間内で
デイジツト線対Ｄ，が中間電位に充電された時
点でダミーワード線への駆動パルスφDWが下降
し、ダミーセルリフレツシユ期間t5が終了する。
するための動作波形図である。この図に示すよう
に第１図の実施例はプリチヤージ期間t1に高電位
にあるパルスφp，φTによりデイジツト線Ｄ，
およびセンス節点Ａ，Ｂは2V程度に充電され
る。プリチヤージ電位ＶPが電源電圧ＶDに比して
低いため、プリチヤージ時間、すなわちリセツト
時間は50nS以下にも短縮され得る。プリチヤー
ジ期間後に信号検出が開始されるとワード線の駆
動パルスφWとダミーワード線の駆動パルスφDW
が高電位になり、センスアンプから伸び出すデイ
ジツト線対Ｄ，の一方のメモリセルと他方のダ
ミーセルのトランジスタが導通し、それぞれの容
量素子の電荷に対応してデイジツト線電位が変化
し、且つ同様にセンス節点Ａ，Ｂの電位もそれぞ
れ変化する。次に伝達パルスφTが基準電位に下
降し、駆動パルスφSが漸増することによりセン
ス期間t2に入る。センス開始直後の伝達トランジ
スタ４，５は共に遮断状態にあり、センスアンプ
内のセンス節点対Ａ，Ｂの電位差のみ増巾され始
める。この時デイジツト線対Ｄ，にはチヤージ
アツプ〔−〕パルスφBを高電位とすることによ
り、デイジツト線対Ｄ，を電源電圧ＶPに上昇
させる。デイジツト線対のそれぞれへの充電期間
t3の終了前後にはセンス節点Ａ，Ｂの一方の電位
の下降によりこの節点に結合する伝達トランジス
タ４，５の一方は導電状態になり、デイジツト線
対Ｄ，の一方からセンス節点Ａ，Ｂの一方への
電流路を生じる。センス節点の高電位側およびデ
イジツト線の高電位側はチヤージアツプされた電
位に保たれ伝達パルスφTが再び高電位となつた
のちのリフレツシユ期間t4において、デイジツト
線対の電位ＶD，ＶDは基準電位０と電源電位ＶD
との最大振巾を生じ、この期間t4に制御信号Ｙは
高レベルとなり、読み出しがされる。ワード線φ
WのパルスφWの電位が下降することによりリフレ
ツシユ期間が完了し、当該メモリセルの容量素子
に対してリフレツシユ情報が蓄積される。駆動パ
ルスφSの下降およびプリチヤージパルスφPの上
昇で再びプリチヤージ期間に入り、この期間内で
デイジツト線対Ｄ，が中間電位に充電された時
点でダミーワード線への駆動パルスφDWが下降
し、ダミーセルリフレツシユ期間t5が終了する。
この動作期間で入出力線への信号の伝達はセン
ス節点の容量がデイジツト線に比してきわめて小
さいためチヤージアツプ期間付近に完了して居
り、デイジツト線へのチヤージアツプによるアク
セス時間の遅れを生じない。又、デイジツト線へ
のチヤージアツプ期間に伝達トランジスタが実質
的に遮断状態にあるため、チヤージアツプ電流が
センスアンプを通して流れることがなく、電力消
費における静電力損失がない。メモリセルとダミ
ーセルとは同一形状の同一容量素子による比較が
成されるため、きわめて平衡性が優れ高感度の情
報検出を実現する。
ス節点の容量がデイジツト線に比してきわめて小
さいためチヤージアツプ期間付近に完了して居
り、デイジツト線へのチヤージアツプによるアク
セス時間の遅れを生じない。又、デイジツト線へ
のチヤージアツプ期間に伝達トランジスタが実質
的に遮断状態にあるため、チヤージアツプ電流が
センスアンプを通して流れることがなく、電力消
費における静電力損失がない。メモリセルとダミ
ーセルとは同一形状の同一容量素子による比較が
成されるため、きわめて平衡性が優れ高感度の情
報検出を実現する。
第１図はこの発明の一実施例の回路図、第２図
は第１図の実施例の動作を説明するたの動作波形
図である。 図中、１，２……センスアンプ内の掛の一対の
トランジスタ、３……共通ソース節点Ｃの電位を
制御する駆動トランジスタ、４，５……デイジツ
ト線Ｄ，とセンス節点Ａ，Ｂとを結合する伝達
トランジスタ、６，７……プリチヤージ用トラン
ジスタ、８，９……チヤージアツプ用トランジス
タ、１０，１１……メモリセル、１２，１３……
ダミーセル。
は第１図の実施例の動作を説明するたの動作波形
図である。 図中、１，２……センスアンプ内の掛の一対の
トランジスタ、３……共通ソース節点Ｃの電位を
制御する駆動トランジスタ、４，５……デイジツ
ト線Ｄ，とセンス節点Ａ，Ｂとを結合する伝達
トランジスタ、６，７……プリチヤージ用トラン
ジスタ、８，９……チヤージアツプ用トランジス
タ、１０，１１……メモリセル、１２，１３……
ダミーセル。
Claims (1)
- １ 一対の入出力端子を有するセンスアンプと、
一対のデイジツト線と、該一対のデイジツト線と
一対の入出力端子とを接続する一対のデイプレツ
シヨン型の伝達トランジスタと、一対の共通デー
タラインと、該一対のデータラインと前記一対の
入出力端子との間に直接接続した一対の選択トラ
ンジスタとを有し、前記一対の入出力端子と共通
データラインとの間のデータの伝達を前記伝達ト
ランジスタを介することなく行なうようにし、前
記伝達トランジスタは、前記センスアンプが活性
化される前には三極管領域で動作し、前記センス
アンプが活性化されてから前記一対の入出力端子
の一方の端子の電位が基準電位に近づくまでは非
三極管領域で動作するようになされたことを特徴
とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221272A JPS6192497A (ja) | 1985-10-04 | 1985-10-04 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221272A JPS6192497A (ja) | 1985-10-04 | 1985-10-04 | メモリ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP797678A Division JPS54101230A (en) | 1978-01-26 | 1978-01-26 | Dynamic mos memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6192497A JPS6192497A (ja) | 1986-05-10 |
| JPS6236310B2 true JPS6236310B2 (ja) | 1987-08-06 |
Family
ID=16764174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60221272A Granted JPS6192497A (ja) | 1985-10-04 | 1985-10-04 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6192497A (ja) |
-
1985
- 1985-10-04 JP JP60221272A patent/JPS6192497A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN=1974 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6192497A (ja) | 1986-05-10 |
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