JPS61501532A - Ｖｌｓｉ ｃｍｏｓデバイスの製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＶＬＳＩ　ＣＭＯＳデバイスの製造法 発明の背景 本発明は相補型ＣＭＯ３（金属−酸化物一半導体）型の超大規模集積（ｖＬＳＩ ）デバイスの製造方法に関する。

ＭＯＳデバイス用の高導電率のゲートレベルを得る為に多結晶シリコン上に耐熱 性の金属珪化物を用いることが知られている。ＭＯＳデバイス用に適したそのよ うな珪化物−ｏｎ−多結晶シリコン合成構造の特定な例は１９８１年６月３０日 に発行されたエイチ、ジエイ、レビンシュタイン（Ｈ、Ｊ　、　Ｌｅｖｉｎｓｔ ｅｉｎ　）、ニス、ピー。

ムラルカ（Ｓ　、　Ｐ　、　Ｍｕｒａｒｋａ　）及びニー、ケイ、シンハ（Ａ　 、　Ｋ　、　５ｉｎｈａ　）の米国特許第４，２７６．５５７号に開示されてい る。そのようなデバイスにおける珪化物−ｏｎ−多結晶シリコン合成物の使用に 関する他詳細はニス。

ピー、ムラルカ（Ｓ　、　Ｐ　、　Ｍｕｒａｒｋａ　）　、ディー、ピー。

フレイザー（Ｄ、　Ｂ、　Ｆｒａｓｅｒ　）、ニー、ケイ、シンハ（Ａ、　Ｋ、 　５ｉｎｈａ　）及びエイチ、ジエイ、レビンシュタイン（Ｈ、Ｊ　、　Ｌｅｖ ｊｎｓｌｅｉｎ　）　の「低抵抗ゲート及び相互接続の為のチタニウム及びタン タルの耐熱性珪化物」（’　Ｒｅｆｒａｃｔｏｒｙ　５ｉｌｉｃｉｄｅｓ　ｏｆ 　Ｔｉｔａｎｉｕｍ　ａｎｄ　Ｔａｎｔａｌｕｍｆｏｒ　Ｌｏｗ　−Ｒｅ５ｉｓ ｔｉｖｉｔｙ　Ｇａｔｅｓ　ａｎｄ　Ｉｎｔｅｒｃｏｎｎｅｃｔｓ　“）と題す る文献、アイイーイーイー　ジャーナル　オブソリッドーステート回路（ＩＥＥ Ｅ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ　−３ｔａｔａ　Ｃ１ｒａｕｔｔｓ　） Ｖｏｌ、　Ｓ　Ｃ−１５１ｍ　４．１９８４年夏、４？４−４８２ページ、に示 されている。

電力消費を抑えるという実際的な重要性をもつ多くの回路応用の場合、０ＭＯ３ 型のデバイスを用いることがＶＬＳＩデバイスを製造する為の好適なやり方とみ なされている。そのような製造に適したＣＭＯＳデバイスの特定例は、例えばア ール、ジエルドネック（Ｒ。

Ｊｅｒｄｏｎｅｋ　）、エム、ゲツツオ（Ｍ　、　Ｇｈｅｚｚｏ　）、ジエイ。

ウイーバ−（Ｊ　、　Ｗｅａｖｅｒ　）及びニス、コンブズ（Ｓ。

Ｃｏｍｂｓ　）の「縮小形状ＣＭＯ８技術Ｊ　（’　ＲｅｄｕｃｅｄＧｅｏｍｅ ｔｒｙ　ＣＭＯ３Ｔｅｃｈｎｏｌｏｇｙ”）　と題する文献、インターナショナ ル　エレクトロン　デバイスイッズ　ミーティング　ダイジェスト（Ｉｎｔｅｒ ｎａｔｉｏｎａｌ　ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ　Ｄｉｇ ｅｓｔ　）、１９８１年４５１ページ及びエル、シー、パリ口（Ｌ、Ｃ，Ｐａｒ ｒｉｌｌｏ　）、エル、ケイ、ワンプ（Ｌ、　Ｋ、　Ｗａｎｇ　）、アール、デ ー、スエナムソン（Ｒ、Ｄ　、　Ｓｗｅｎｕｍｓｏｎ　）　％アール費エルψフ ィールド（Ｒ、Ｌ、　Ｆｉｅｌｄ　）、アール、シー、メリン（Ｒ。

Ｃ、Ｍｅｌｉｎ　）及びアール、ニー、レビー（Ｒ，Ａ。

Ｌｅｖｙ　）の「ツインタブＣＭＯ３ＩＩ一応用ＶＬＳＩ技術」（’　Ｔｗｉｎ 　Ｔｕｂ　ＣＭＯ３ＩＩ−Ａｎ　Ａｄｖａｎｃｅｄ　ｖＬｓ　ＩＴｅｃｈｎｏｌ ｏｇｙ　“）、インターナショナル　エレクトロンデバイスイズ　ミーティング 　ダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃ ｅｓ　Ｍｅｅｔｉｎｇ　Ｄｉｇｅｓｔ　）　％１９８２年７０６ページに開示さ れている。

ＣＭＯ８回路の最適効率を得る為にデバイスを形成するＰ及びＮ型チャネルトラ ンジスタの閾値電圧が互いに相補型であるべきことは知られている。多結晶シリ コンゲートＶＬＳＩ　ＣＭＯＳデバイスにおいては、相補型閾値電圧（Ｖｒｐ　 、、Ｖｒｓ　）は典型的には、いわゆるダブル−ドープ−多結晶シリコン（ｄｏ ｕｂｌｅ　−ｄｏｐｅｄ　ｐｏｌｙｓｉｌｉｃｏｎ）法を用いることで達成され る。この方法においては、多結晶ゲートの動作機能は適切にドープされたｐ十及 びｎ＋多結晶シリコンを用いて調節される。

ダブル−ドープ−多結晶シリコン法によって製造されたＶＳＬＩ　ＣＭＯＳデバ イスの効率を改善しようと努−力する際、ゲートレベル　メタライゼイションと して珪化物−ｏｎ−多結晶シリコン合成物を用いる際に本質的な速度特性をデバ イスに組み入れようと試みるのは轟然であった。しかしながらそのような試みに おいては、最終的にできあがるデバイスが、デバイスを構成するトランジスタが 共通の回路構成内で相互接続された時重大な問題を生じることすなわち不規則に 大きな負のＶｒｐを呈することが判明した。

・　従って、技術者達は前述の問題を理解し解決する為の努力をしてきた。もし も解決されなければこの問題は高効率ＶＬＳＩ　ＣＭＯＳデバイスの開発に対し て重大な脅威を与えることが認識された。

発明の概略 本発明は、珪化物−ｏｎ−多結晶シリコン　ゲートレベルメタライゼーションを 含む型であって、構成するトランジスタが、相互接続されてはいるが、一致して 相補型閾値電圧を示すＶＬＳＩ　ＣＭＯＳデバイスを製造する為の改善された方 法である。

本発明の特定の実施例には、最初にそのようなＶＬＳＩ　ＣＭＯＳデバイスにお ける前述の不規則なふるまいに対する解釈を与えた本出願人の、現象学的モデル の概念に基づく方法が含まれる。特に出願人は、デバイスにおける不規則的に大 きなＶｒｐは第１にデバイスの中に形成された合成ゲートの珪化物と多結晶シリ コンの境界におけるドーパント交換によるものであると断定した。そのような解 釈に基づき出願人は、一致して相補型閾値電圧を示すトランジスタによって構成 されるＶＬＳＩ　ＣＭＯＳデバイスを首尾よく製造するのに用いられる独得の製 造工程を開発した。

出願人の発明した方法に従い珪化物−ｏｎ−多結晶シリコンゲートを有するｐチ ャネル及びｎチャネルトランジスタはＶＬＳＩ　ＣＭＯＳデバイス内に製造され る。

製造工程はｐチャネルトランジスタのｐ士長結晶シリコンからのドーパント欠乏 を最小化するように、またｎチャネルトランジスタのｎ十　多結晶シリコンから のｐチャネルトランジスタのｐ士長結晶シリコンへのドーパントの拡散を最小化 するように選択される。ひとつの試みに従いこれはｐ＋及びｎ十　多結晶シリコ ン内にドーパントを閉じ込め、ｎ十　多結晶シリコン内に比較的低いドーパント 濃度を形成し、さらにドーパントの再分配を禁する為に全製造工程中比較的低い 温度を維持することにより達成される。

更にくわし２〈述べると出願人の発明は珪化物−ｏｎ　−ドープ多結晶シリコン ゲートを含む相補型閾値電圧のＮＭＯＳ及びＰＭｏｓトランジスタを含む型のＶ 　Ｌ　Ｓ　ＩＣＭＯＳデバイスの製造にむけられている。例としてこの方法は、 基板の上に多結晶シリコン層を形成し、この層の特定の領域内に選択的にドーパ ントを導入し、ドープした多結晶シリコン層上にキャップ層を形成し、さらに多 結晶シリコン層の該特定領域内の格子位置にドーパントを閉じ込める為にキャッ プ層を配置した状態でデバイスを加熱する工程を含む。

図面の簡単な説明 本願とそれの前述及び他の特徴は添付の図面を参照し以下の詳細な説明を熟慮す ることによシ完全に理解されるであろう。

第１図は従来知られている標準的ＶＬＳＩ　ＣＭＯＳデバイスの一部の概略的断 面図（等尺ではない）でらシ、第２ないし９図は本発明の原理に従って実行され るＶＬＳＩ　ＣＭＯＳデバイスの製造法における種々の連続段階の概略的断面図 （等尺ではない）である。

詳細な説明 ＣＭＯＳデバイスはシングルタブまたはツインタブ型のどちらかで製造すること ができることはよく知られている。ここでは説明の為にフィンタブ型で製造され るＣＭＯＳデバイスに特に注目する。しかし以下に記述される特定のデバイスの 製造に適した原料はシングルタブＣＭＯ８の製造にも適用できることを理解され たい。

さらにｎ型ドーパントとしてヒ素が、ｐ型ドーパントとしてボロン（またはニフ ツ化ボロン）が、記述されたデバイスにその珪化物が用いられている耐熱性金属 としてタンタルが主として強調されているが他の同等なドーパント及び金属を用 いることもできることを理解されたい。出願人の教示するところに基づき、以下 に記述された特定の例とは特殊な細部において異なる種々の用等なＶＬＳＩ　Ｃ ＭＯＳデバイスを首尾よく製造することができる。

第１図に従来から知られている、インバーターとして形成されたＣＭＯＳデバイ スの一部を示す。標準的なデバイスはその中にそれぞれｐタブ及びｎタブ領域１ ２及び１４を有する、わずかにドープされたシリコン基板１０を含む。従来の方 法においてはソース及びドレイン領域１６及び１８を含むｎチャネル（またはＮ ＭＯ８）トランジスタがｐタブ１２内に形成されソース及びドレイン領域２０及 び２２を含むｐチャネル（ｉたはＰＭＯ３）トランジスタがｎタブ１４内に形成 される。

第１図の基板１０の上表面上にあるのはいわゆるゲート酸化物層２４でチシこれ は例えば２５　ｎｍ　の厚さの二酸化シリコンを含む。順に標準的なフィールド 酸化物部分２６．２８及び３０が層２４．上に形成される。これらの部分はそれ ぞれ約４００　ｎｍの単位の厚さであり二酸化シリコンを含む。

第１図の標準デバイスに示されたｎチャネルトランジスタはｎ士長結晶シリコン 部分３２と例えばタンタル珪化物でできた耐熱性金属珪化物部分３４を含む合成 ゲートを含む。同様に第１図のｐチャネルトランジスタはｐ十　多結晶シリコン 部分３６とタンタル珪化物部分３８を含む合成ゲートを含む。例として多結晶シ リコン３２はヒ素をドープされ多結晶シリコン部分３６はボロンをドープされて いる。

典型的にはＣＭＯＳデバイスで具現される一般的インバータ回路構成では相補型 トランジスタ対のゲートは互いに直接接続される。第１図においてはこれは導線 ４゜で概略的に示されておシ、この導線は前述の隣接するｎ型及びｐ型トランジ スタのタンタル珪化物部分３４及び３８を電気的に相互接続する。実際のＣＭＯ Ｓデバイスでは導線４０は多結晶シリコン上のタンタル珪化物から成るランナー （ｒｕｎｎｅｒ　）　を含むものである。

第１図に示される型のＶＬＳＩ　ＣＭＯＳデバイスにおいては、相補型トランジ スタの隣接するゲートを直接に相互接続するために実際上、前述の不規則Ｖｒｐ の問題を生じる。第１図の部分３４及び３８がタンタル珪化物ランナーをブｒし て相互接続される実際のＣＭＯＳインバータ例ではｎチャネルトランジスタのＶ ＴＮは約＋０．７ボ九トであった。しかし、このデバイス内のｐチャネルトラン ジスタのＶｒｐは理想的所望値約−０，７ボルトではなく−０，８から−１，７ ボルトの範囲であった。前述のようにこの問題により、約１マイクロメータ以下 という設計ルールでさらにＶＬＳＩ　ＣＭＯＳデバイスを首尾よく開発する努力 を妨害する恐れがあった。

前述の問題に直面し本出願人は前述の不規則なふるまいを適切に説明するモデル を案出した。そのモデルで具現された解釈に基づき出願人は不規則閾値電圧を呈 しない優れたＶＬＳＩ　ＣＭＯＳデバイスを生じる独特な製造工程を案出する努 力を続けた。

出願人は、前述の不規則なふるまいは主として、ここで考えているＶＬＳＩ　Ｃ ＭＯＳデバイスの合成ゲートの珪化物−多結晶シリコン境界におけるドーパント 交換に起因して生じるものと仮定した。さらに詳しく述べると、出願人は、ＣＭ ＯＳデバイスの昇温処理の間、ボロンがｐ士長結晶シリコン部分からその上のタ ンタル珪化物に分離するものと仮定した。さらに出願人はｎ士長結晶シリコン部 分上の珪化物におけるヒ素の粒界拡散によって結果的にヒ素ドーパントがｎ士長 結晶シリコン部分から遠隔の珪化物−多結晶シリコン境界へ長距離搬送されるも のと決定した。これらの境界において、搬送されたヒ素の再分配が起きる。結果 として、隣接する相補型トランジスタのゲートが共に接続されると必ずｐチャネ ルトランジスタのｐ士長結晶シリコン部分はボロンが欠乏しかつ搬送されたヒ素 で反対にドープされる。双方の現象によりＶｒｐはよシ負性となる。実際上、こ れらのふるまいの結果は悪く、Ｖｒｐの絶対値はＶｒｙの絶対値よシもかなシ大 きくなる。

本発明の原理に従い、ＶＬＳＩ　ＣＭＯＳデバイスは前述の欠乏及び拡散現象を 除外するかまたは実質的に減少する特別なやり方で製造される。だから全製造工 程中、デバイス中の構成トランジスタ用の前述の相補閾値電圧を生み出しかつ確 実に維持することが可能である。完成したデバイス中に結果として生じる隣接す るｐ型及びｎ型チャネルトランジスタは、隣接トランジスタのゲートが直接に相 互接続されるインバータのような回路構成に用いるのに理想的に適している。前 述のように、そのような回路構成において最適回路動作を行なわせるために、正 確にあるいはほぼ正確に相補型のトランジスタ閾値電圧が望まれる。

第２図は特定の例示的ＶＬＳＩ　ＣＭＯＳデバイスの一部を示す。このうちのい くつかの部分は上に説明しかつ第１図に示した対応する部分と同一である。第２ 図及びそれ以後の図面において、第１図の部分に用いられたのと同じ参照番号で 示されているこれら対応部分は、基板１０、ｐタブ１２、ｎタブ１４、ゲート酸 化物２４及びフィールド酸化物部分２６．２８及び３ｏである。

本発明の原理に従い、３００ないし４００　ｎｍ　の厚さの多結晶シリコン層４ ２が（例えば低圧化学気相蒸着によシ）第２図のデバイス上に形成され、その後 ボロンのようなｐ型ドーパントを選択的に打込まれる。例えばこれは、多結晶シ リ、フン層４２の左側部分をパターン化したフォトレジストから成るブロック層 ４４でマスクしボロン（ｔたはニフツ化ボロン）を層４２の右側部分に打込むこ とで行なわれる。特定例としてボロン打込みの量及びエネルギーはそれぞれ約４ Ｅ１５（４Ｘ１０′′）イオン／−及び３０　ＫｅＶになるよう選択される。多 結晶シリコン層４２内に結果として生じるボロンイオンは第２図で十符号で概略 的に示される。層４２の右側部分はボロン　ドーパントで都合よく飽和される。

重要なことであるが、ｐ型ドーパントは第２図の多結晶シリコン層４２のＰＭＯ ３側にのみ打込まれる。そのようなドーパントは層４２のマスクされた側即ちＮ ＭＯＳ側には侵入しない。もしそのようなドーパントが層４２のＮＭＯ８側に侵 入するのを許容したとすれば、ｎ士長結晶シリコンを形成するために層４２のＮ ＭＯＳ側をドープするのに必要なｎ型ドーパントのその後の量は、デバイスのＮ ＭＯＳ側のｐ型ドーパントの効果を消し反対側にドープするために、所望値より 多くしなければならないであろう。しかしそのようにドーパント量を多くすると デバイス中のｎ型ドーパントの濃度を比較的低い値に維持するという出願人の最 終目標と矛盾することになる。（ｎ型ドーパントの濃度が高いと前述の不規則閾 値の問題を引き起こすことになる。）次にフォトレジスト層４４（第２図）は除 去され、第３図に示されるようにフォトレジストから収るパターン化されたブロ ツク層４６が多結晶シリコン層４２の右側即ちＰＭＯＳ側の上に形成される。そ の後−符号で概略的に示されるように、ヒ素のようなｎ型ドーパントが層４２の 覆われていない部分に打込まれる。特定例として、ヒ素打込みの量及びエネルギ ーはそれぞれ約２Ｅ１５イオン／−及び１００　ＫｅＶとなるように選択される 。

図中に示される左側即ちＮＭＯ３）ランジスタのゲートの多結晶シリコン部分を ドープするための優れた変例を以下に示す。この変例によれば、前述のように第 ３図に示される多結晶シリコン層４２のマスクされない左側部分がｎ型不純物を 打込まれるヒ素ドープ段階は省略される。しかし、今のところは第３図に示され るように層４２の左側部分はドープされたものと仮定する。

前述の製造工程における次の段階は第３図のフォトレジスト層４６を除去するこ とである。出願人の発明の一つの特徴に従い、いわゆるキャップ層４８が次に第 ４図に示されるように多結晶シリコン層４２の全上表面上に形成される。例とし て、キャップ層４８は乾燥酸素ふんい気で約３０分間約９００℃で行なわれる焼 なまし工程の間に形成される３　０　ｎｍの厚さの二酸化シリコン膜から成る。

キャップ層４８の主目的は後の加熱工程または閉じ込め工程の間に蒸発その他に よってポロンドーパントが多結晶シリコン層４２から欠乏するのを防ぐことにあ る。

出願人の発明の一特徴に従えば多結晶シリコン層４２内のドーパントはキャップ 層４８が層４２上に留まる加熱工程の間実質的に閉じこめられる。例としてこの 工程はデバイスを純アルゴンふんい気で約３０分間約９５０℃に加熱する工程を 含む。この加熱工程の効果はドーパントを多結晶シリコン層４２内の代用格子位 置に動かし、それによって多結晶シリコン内に固溶体を形成することである。こ の工程により、デバイス製造工程中の後の加熱工程においてポロン及びヒ素ドー パントが多結晶シリコン層４２からその上の珪化物層に任意距離移動する可能性 が最小限に抑えられる。その結果ｐチャネルトランジスタの多結晶シリコンゲー トのポロン欠乏の可能性とその反対側ヒ素ドープの可能性もまた実質的に最小限 に抑えられる。

次にキャップ酸化物層４８は除去される。例として、これはフッ化水素酸を用い る標準的な湿式化学除去工程で行なわれる。珪化物前駆体層５０（第５図）が次 にドープした多結晶シリコン層４２の全上表面上に形成される。例として、これ は典型的には従来良く知られているやり方で約２５０　ｎｍの厚さにタンタル及 びシリコンを共通スパッタリングにより堆積させる工程を含む。層５０を形成す るための他の適切な技術も知られている。

続いて、第５図のタンタル−シリコン層５０及びその下の多結晶シリコン層４２ は従来のやり方、例えば標準的な反応スパッタエツチング工程によりパターン化 される。二層から戊る合成ゲートがこれにょシ形成される。

２つのこのようなゲートが第６図に示される。

前述のパターン化工程の後、第６図に示されるデバイスはタンクルーシリコン層 ５２及び５６を焼結させ安定した高導電率のタンタル珪化物化合物にするために 加熱される。加熱は例えばアルゴンふ、んい気中で約３０分にわたり約９００℃ で行なわれる。

第６図において、左側即ちｎチャネルトランジスタのゲートはタンタル珪化物層 ５２及びヒ素ドープの多結晶シリコン層５４を含む。右側部ちｐチャネルトラン ジスタのゲートはタンタル珪化物層５６及びポロンドープの多結晶シリコン層５ ８を含む。出願人の発明によって製造された一つの特定例としてＶＬＳＩ　ＣＭ ＯＳデバイスでは第６図の寸法ヱ、互、！、及び旦はそれぞれ約２、Ｊ、２、及 び４マイクロメータであった。

次に、従来の堆積または酸化工程において、それぞれ約１００　ｎｍの厚さの二 酸化シリコンの側壁６ｏ、６２．６４及び６６（第７図ンが前述の合成ゲートの 側面に都合良く形成される。それから、図中には示されてはいないが、当業者に 知られているように、実際的な重要性をもついくつかのＶＬＳＩ　ＣＭＯＳデバ イスにおいては各合成ゲートのどちらかの側にソース及びドレ、イン珪化物領域 を形成することが可能であり好都合である。

出願人の製造工程に従って、第７図に示されるデバイスの右側即ちＰＭＯ３側は 次にフォトレジスト層６８でマスクされる。その後選択的ヒ素打込みが行なわれ てｐタブ１２内にソース及びドレイン領域７０及び７２が形成される。これによ シ、同時に珪化物層５２にもヒ素ドーパントが導入される。後の加熱工程におい て、後者のドーパントの一部は層５２かうその下の多結晶シリコン層５４へ移動 させられてそこでのドーパントレベルを強めることになる。その結果、Ｖｒｎを 部分的に決定する、所望の比較的低い全ヒ素濃度が達成される。例として前述の ヒ素打込みの量及びエネルギーはそれぞれ約２Ｅ１５イオン／−及び１００　Ｋ ｅＶになるよう選択される。

前述のように、第７図に示されたデバイスの左側即ちＮＭＯ８）ランジスタの多 結晶シリコン層５４をドープするための一部れた変例が存在する。この変例によ れば第３図とともに説明した層４２の前述のヒ素打込みは省略される。その場合 、第７図の多結晶シリコン層５４はＮＭＯＳのソース及びドレインの打込みに先 立ってドープされない。従ってこの変例の場合、タンタル珪化物堆積、エツチン グ、側壁酸化及び焼結に続く打込みのヒ素量は約３ないし４Ｅ１５イオン／−に 上げられる。これにより前と本質的に同様にソース及びドレイン領域は規定され るが、これにより珪化物層５２中のヒ素濃度は初めに、前述のものの約１，５な いし２倍になるように設定される。この変例においては、後の加熱工程は珪化物 −多結晶シリコン境界でのドーパントのほぼ均一な分配を行なうために、ヒ素ド ーパントの一部を珪化物層５２から多結晶シリコン層５４へ動かすのに効果的で ある。その結果、多結晶シリコン層５４は、Ｖｒｘを部分的に決定する前述の比 較的低い濃度になるようにドープされる。

上述の変例では前述のドーパント閉じ込め加熱工程の間、ｎ十　多結晶シリコン ゲートにドーパントは存在しない。従ってこの場合ｎ十　多結晶シリコンゲート にドーパントの閉じ込めは生じない。しかし、ドーパント濃度を比較的低く保つ ことによりさらに処理濃度を比較的低く保つことにより、かなりの量のｎ型ドー パントが多結晶シリコンからその上の珪化物に拡散する可能性は極めて小さくな る。

出願人の製造工程における次の段階はフォトレジスト層６８（第７図）を除去し 、次に第８図に示されるようにデバイスの左側即ちＮＭＯＳ側をフォトレジスト の層Ｔ４でマスクすることである。その後ｎタブ１４内にソース及びドレイン領 域Ｔ６及び７８を形成するため選択的（またはニフツ化ボロン）打込みが行なわ れる。これによりボロンドーパントが珪化物層５６内にも打込まれるが、後の加 熱工程の間にこの打込みがその下の多結晶シリコン層５８内に運ばれることは実 際上はとんどない。

例としてボロン打込みの量及びエネルギーはそれぞれ約２Ｅ１５イオン／ｄ及び ３０　ＫｅＶになるように選択される。

次にフォトレジスト層７４（第８図）は除去され、図示のデバイスは焼きなまし 処理を受ける。この処理で、打込まれたドーパントはソース領域及びドレイン領 域で活性化される。焼きなましは例えば、アルゴンふんい気で約３０分間にわた り約９００℃で行なわれる。この加熱工程の結果、以前にタブ１２及び１４にそ れぞれ打込ま名たヒ素及びボロンイオンは、当業者によく知られたやり方で活性 化され垂直にそして水平に動かされてｎ＋−ｐ及びｐ＋　−ｎ　接合を形成する 。さらに、珪化一層５２中のヒ素ドーパントイオンは層５２内で再分配されそし てこの加熱工程の間に層５２かもその下の多結晶シリコン層５４に動かされる。

この後者の動作により、ＣＭＯＳデバイス中の合成高導電率珪化物−ｏｎ−多結 晶シリコンゲート及び接合の形成が完成する。

次に比較的厚い絶縁層（いわゆる中間誘電体）がここで考えているＶＬＳＩ　Ｃ ＭＯＳデバイスの全上表面上に形成される。そのような層８０が第９図に示され ている。例として、層８０は厚さ約１゜５マイクロメータである。層８０は標準 的ＣＶＤ工程において、テトラエチルオルソシリケート及びトリエチルホスファ イトを含む源から形成される。その結果できる従来の材料は一般にＰＴＥＯＳガ ラスと呼ばれ、優れたステップ被覆を呈する。

さらにその後の標準的な工程において、下のデバイス構造の予め選択された表面 領域と連絡するためにガラス層８０（第９図）の特定の部分を介して接点ウィン ドウがエツチングされる。・次に適切な接点材料が層８０の全上表面上と層８０ 内に形成された前述のウィンドウに堆積される。接点材料はアルミニウム層を含 んでいると都合が良い。その後アルミニウム層は特定の相互接続パターンを形成 するために従来のやり方で選択的にエツチングされる。さらに当業者にはよく知 られた標準的な工程が用いられてここに記述されているＶＬＳＩ　ＣＭＯＳデバ イスの製造工程が完了する。

出願人の前述の製造工程によれば、ｐ士長結晶シリコン層５８（第９図）からの ドーパント（ボロン）欠乏が最小限に抑えられる。同時にｎ士長結晶シリコン層 ５４から層５８へのドーパント（ヒ素）拡散も最小限に抑えられる。前述のよう に、これはドーパントをｐ十及びｎ＋多結晶シリコン内に閉じ込め、ｎ士長結晶 シリコン層５４内のドーパント濃度を比較的低くし、製造工程の中の後の段階の 量温度を比較的低く保つことで達成される。

重要なことであるが、出願人の方法により製造されたＶＬＳＩ　ＣＭＯＳデバイ スを構成するトランジスタは一致して実質的に正確に相補型である閾値電圧を呈 する。

最後に、前述の構成と技術は本発明を説明するための一例にすぎないことを理解 されたい。これらの原理に基づいて、本発明の精神と範囲から逸脱することなく 当業者によって多くの改良及び変例が工夫されるであろう。

例えば前述のドーパント閉じ込め工程は、実際上の重要性をもついくつかの場合 には、キャップ層を用いることなく、レーザを用いるなどし゛ζ急速熱焼なまし ２工程において実行することができる。

ＦＩＧ、２ Ｆ／に、　４ ＦＩＧ、７ 国際調査報告 ＡＮＮＥＸ　Ｔｏ　τＨＥ　ＩＮＴ三ＲＮＡＴｌ０ＮＡＬ　５ＥＡＲＣＨＲＥＰ ＯＲＴ　０ＮＦｏｒ　ｒａりｒｅ　ｄｊＩｔｉｉＬｓ　ａｂｏｕｔ　ｔｈｉｓ　 ａｎｎｅｘ　：

Claims (13)

【特許請求の範囲】
1. １．珪化物一ｏｎードープ多結晶シリコンゲートを含む実質的に相補型の閾値電 圧を有するＮＭＯＳ及びＰＭＯＳトランジスタを含む型のＣＭＯＳデバイスを製 造する方法であつて、 該方法は少くとも、 基板上の多結晶シリコン層の特定領域に選択されたドーパントを導入し、該多結 晶シリコン層上に珪化物前駆体層を形成し、合成ゲートを規定し、該珪化物前駆 体層を珪化物に変換し、さらに該デバイスを完成する工程を含み、 該方法は、 該ドーパントのうち選択されたものを該多結晶シリコン層のうち少くともＰＭＯ Ｓトランジスタゲートを形成すべき領域に導入し、 該珪化物前駆体層の形成に先立ち、該多結晶シリコン層の特定領域に導入された 実質的に全てのドーパントを該特定領域内の格子位置に閉じ込めることを特徴と するＣＭＯＳデバイスの製造方法。
2. ２．請求の範囲第１項記載の方法において、該多結晶シリコン層に選択されたド ーパントを導入する該工程は 該多結晶シリコン層のうちＰＭＯＳトランジスタゲートを形成すべき領域にのみ ｐ型ドーパントを導入する部分工程と 該多結晶シリコン層のうちＮＭＯＳトランジスタゲートを形成すべき領域にのみ ｎ型ドーパントを導入する部分工程の 連続する部分工程を含むことを特徴とするＣＭＯＳデバイスの製造方法。
3. ３．請求の範囲第１項または第２項記載の方法において、該閉じ込め工程は、 該ドープした多結晶シリコン層上にキヤツプ層を形成し、 該層の該特定領域の格子位置にドーパントを閉じ込めるために該キヤツプ層を配 置したまま該デバイスを加熱する工程を含むことを特徴とするＣＭＯＳデバイス の製造方法。
4. ４．請求の範囲第３項記載の方法において、該加熱工程の後、該多結晶シリコン 層から該キヤツプ層を除去し、 該ドープ多結晶シリコン層上に該珪化物前駆体層を形成し、 合成ゲートを規定するために該前駆体層及び該多結晶シリコン層をエツチングし 、 該前駆体層の残りの部分を珪化物に変換するために該デバイスを焼結することを 特徴とするＣＭＯＳデバイスの製造方法。
5. ５．請求の範囲第１，２または３項記載の方法において、該閉じ込め工程はレー ザを用いて該デバイスを急速熱焼きなましする工程を含むことを特徴とするＣＭ ＯＳデバイスの製造方法
6. ６．請求の範囲第１項ないし５項のいずれか１項記載の方法において、 該基板のＮＭＯＳソース及びドレイン領域と、該ＮＭＯＳゲートの該珪化物部分 にのみｎ型ドーパントを導入し、 該基板のＰＭＯＳソース及びドレイン領域と、該ＰＭＯＳゲートの該珪化物部分 にのみｐ型ドーパントを導入し、 該ソース及びドレイン領域内のドーパントを活性化するため、さらにドーパント を該ＮＭＯＳゲートの該珪化物部分からその下の該多結晶シリコン部分へ再分配 して該多結晶シリコン部分の導電性を高めるために該デバイスを焼きなますこと を特徴とするＣＭＯＳデバイスの製造方法。
7. ７．請求の範囲第６項記載の方法において、該デバイスの製造時に用いられるｎ 型ドーパントの濃度及び温度は、該ＮＭＯＳゲートの該多結晶シリコン部分から その上の珪化物部分へ、さらに 該ＰＭＯＳゲートの該多結晶シリコン部分へのｎ型ドーパントの再分配を比較的 に低い値にするように選択されていることを特徴とするＣＭＯＳデバイスの製造 方法。
8. ８．請求の範囲第６項または７項記載の方法にかいて、該基板のＮＭＯＳソース 及びドレイン領域と、該ＮＭＯＳゲートの該珪化物部分にのみｎ型ドーパントを 導入する際、ドーパントの量は後の焼きなましの時に、初めドープされなかつた 多結晶シリコンを導電性にするのに充分な量であり、 該ソース及びドレイン領域内のドーパントを活性化するため、さらに該ＮＭＯＳ ゲートの該珪化物部分からその下の初めはドープされなかつたゲート多結晶シリ コンへドーパントを動かして該多結晶シリコンを導電性にするために該デバイス を焼きなますことを特徴とするＣＭＯＳデバイスの製造方法。
9. ９．請求の範囲第６、７または８項記載の方法において、該焼きなましを約９０ ０℃の温度で行なうことを特徴とするＣＭＯＳデバイスの製造方法。
10. １０．請求の範囲第３項記載の方法において、該キヤツプ層は二酸化シリコンを 含むことを特徴とするＣＭＯＳデバイスの製造方法。
11. １１．請求の範囲第１項記載の方法において、該ｐ型ドーパントをボロン及びニ フッ化ボロロンから選ぶことを特徴とするＣＭＯＳデバイスの製造方法。
12. １２．請求の範囲第１項記載の方法において、該ｎ型ドーパントはヒ素を含むこ とを特徴とするＣＭＯＳデバイスの製造方法。
13. １３．請求の範囲第１項記載の方法において、該珪化物層はタンタル珪化物を含 むことを特徴とするＣＭＯＳデバイスの製造方法。