JPS6153746B2 - - Google Patents
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- JPS6153746B2 JPS6153746B2 JP57156634A JP15663482A JPS6153746B2 JP S6153746 B2 JPS6153746 B2 JP S6153746B2 JP 57156634 A JP57156634 A JP 57156634A JP 15663482 A JP15663482 A JP 15663482A JP S6153746 B2 JPS6153746 B2 JP S6153746B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はバツフア記憶装置をもつデータ処理装
置における記憶制御方式に関する。
置における記憶制御方式に関する。
バツフア記憶装置をもつデータ処理装置におい
てはバツフア記憶装置として主記憶装置より小容
量でかつ高速な記憶装置とし、主記憶装置が保持
する利用頻度の高い一のデータを格納し、バツフ
ア記憶装置上のデータを高速に利用することがで
きる。バツフア・デイレクトリはバツフア記憶装
置が保持するデータのアドレスを保持し、アクセ
スを要求するアドレスのデータがバツフア記憶装
置に存在するかを示す。また仮想アドレス方式を
とるデータ処理装置は論理アドレスとそれに対す
る実アドレスとの変換対を保持するアドレス変換
バツフアを備えている。論理アドレスによつてア
クセスが要求されると、アドレス変換バツフアに
よつて実アドレスを求めると共に、バツフア・デ
イレクトリをアクセスして要求するアドレスのデ
ータがバツフア記憶装置に存在するかを検索し、
存在すれば、バツフア記憶装置がアクセスされ、
データのフエツチあるいはストアが行なわれる。
てはバツフア記憶装置として主記憶装置より小容
量でかつ高速な記憶装置とし、主記憶装置が保持
する利用頻度の高い一のデータを格納し、バツフ
ア記憶装置上のデータを高速に利用することがで
きる。バツフア・デイレクトリはバツフア記憶装
置が保持するデータのアドレスを保持し、アクセ
スを要求するアドレスのデータがバツフア記憶装
置に存在するかを示す。また仮想アドレス方式を
とるデータ処理装置は論理アドレスとそれに対す
る実アドレスとの変換対を保持するアドレス変換
バツフアを備えている。論理アドレスによつてア
クセスが要求されると、アドレス変換バツフアに
よつて実アドレスを求めると共に、バツフア・デ
イレクトリをアクセスして要求するアドレスのデ
ータがバツフア記憶装置に存在するかを検索し、
存在すれば、バツフア記憶装置がアクセスされ、
データのフエツチあるいはストアが行なわれる。
一方、パイプライン方式を採用したデータ処理
装置においては、一つの命令の処理を複数のステ
ツプに分け、各ステツプを処理するための複数の
ステージを設け、各ステージが独立に動作できる
ようにし、これによつて複数の命令を同時に処理
できるようにしている。
装置においては、一つの命令の処理を複数のステ
ツプに分け、各ステツプを処理するための複数の
ステージを設け、各ステージが独立に動作できる
ようにし、これによつて複数の命令を同時に処理
できるようにしている。
第１図はパイプラインの従来例を示すものであ
つて横軸はサイクルを表わす。Ｉは命令フエツ
チ、Aiは命令フエツチによるアドレス変換バツ
フアとバツフア・デイレクトリのアクセス、Liは
命令フエツチによるバツフア記憶のアクセス、Ｄ
はデコード・サイクル、Ａはオペランド・フエツ
チによるアドレス変換バツフアとバツフア・デイ
レクトリのアクセス、Ｌはオペランド・フエツチ
によるバツフア記憶のアクセス、Ｅは命令実行サ
イクル（ストア命令の場合はストアのためのアド
レス変換バツフアとバツフアデイレクトリをアク
セスする）、Ｐは実行結果の転送サイクル、Ｓは
バツフア記憶へのストア・サイクルをそれぞれ示
している。第１図から判るように、１つの命令は
９個のステツプを通ることによつて処理される。
ここでアドレス変換バツフア，バツフア・デイレ
クトリ及びバツフア記憶装置へのアクセスは１つ
の命令実行シーケンスの中で命令フエツチ、オペ
ランド・フエツチ及びストアの３回が出される。
これらのアクセスのぶつかり合いを避けるため
に、アドレス変換バツフア、バツフア・デイレク
トリ及びバツフア記憶装置をそれぞれ独立にアク
セス可能な命令フエツチ用とオペランド・フエツ
チ用に分割して構成する方式が考えられている。
この方式により命令フエツチとオペランド・フエ
ツチによるアクセスのぶつかり合いは避けること
ができる。しかし、ストアと命令フエツチ及びス
トアとオペランド・フエツチによるアクセスのぶ
つかり合いはこの方式では避けることができな
い。
つて横軸はサイクルを表わす。Ｉは命令フエツ
チ、Aiは命令フエツチによるアドレス変換バツ
フアとバツフア・デイレクトリのアクセス、Liは
命令フエツチによるバツフア記憶のアクセス、Ｄ
はデコード・サイクル、Ａはオペランド・フエツ
チによるアドレス変換バツフアとバツフア・デイ
レクトリのアクセス、Ｌはオペランド・フエツチ
によるバツフア記憶のアクセス、Ｅは命令実行サ
イクル（ストア命令の場合はストアのためのアド
レス変換バツフアとバツフアデイレクトリをアク
セスする）、Ｐは実行結果の転送サイクル、Ｓは
バツフア記憶へのストア・サイクルをそれぞれ示
している。第１図から判るように、１つの命令は
９個のステツプを通ることによつて処理される。
ここでアドレス変換バツフア，バツフア・デイレ
クトリ及びバツフア記憶装置へのアクセスは１つ
の命令実行シーケンスの中で命令フエツチ、オペ
ランド・フエツチ及びストアの３回が出される。
これらのアクセスのぶつかり合いを避けるため
に、アドレス変換バツフア、バツフア・デイレク
トリ及びバツフア記憶装置をそれぞれ独立にアク
セス可能な命令フエツチ用とオペランド・フエツ
チ用に分割して構成する方式が考えられている。
この方式により命令フエツチとオペランド・フエ
ツチによるアクセスのぶつかり合いは避けること
ができる。しかし、ストアと命令フエツチ及びス
トアとオペランド・フエツチによるアクセスのぶ
つかり合いはこの方式では避けることができな
い。
第１図において、命令１がストア命令、命令２
〜１０がロード命令とすると、サイクル６の命令
１のＥステージでストアによるアドレス変換バツ
フアとバツフア・デイレクトリのアクセスが発生
するので同じサイクルの命令３のＡステージで発
生するオペランド・フエツチ及び命令６のAiス
テージで発生する命令、フエツチによるアドレス
変換バツフアとバツフア・デイレクトリのアクセ
スと競合する。更にサイクル８では命令１のＳス
テージでストアによるバツフア記憶の書込みが発
生するので同じサイクルの命令４のＬステージで
発生するオペランド・フエツチと命令７のLiステ
ージで発生する命令フエツチによるバツフア記憶
の読出しによるアクセスと競合する。
〜１０がロード命令とすると、サイクル６の命令
１のＥステージでストアによるアドレス変換バツ
フアとバツフア・デイレクトリのアクセスが発生
するので同じサイクルの命令３のＡステージで発
生するオペランド・フエツチ及び命令６のAiス
テージで発生する命令、フエツチによるアドレス
変換バツフアとバツフア・デイレクトリのアクセ
スと競合する。更にサイクル８では命令１のＳス
テージでストアによるバツフア記憶の書込みが発
生するので同じサイクルの命令４のＬステージで
発生するオペランド・フエツチと命令７のLiステ
ージで発生する命令フエツチによるバツフア記憶
の読出しによるアクセスと競合する。
従つて、アドレス変換バツフア、バツフア・デ
イレクトリ及びバツフア記憶を命令フエツチ用と
オペランド・フエツチ用に分割して構成したとし
ても、ストア命令のＥサイクルとロード命令のＡ
サイクル、Aiサイクルのぶつかり合い、ストア
命令のＳサイクルとロード命令のＬサイクル、Li
サイクルのぶつかり合いが生じ、ストア命令に対
するパイプラインの処理能力は改善されない。
イレクトリ及びバツフア記憶を命令フエツチ用と
オペランド・フエツチ用に分割して構成したとし
ても、ストア命令のＥサイクルとロード命令のＡ
サイクル、Aiサイクルのぶつかり合い、ストア
命令のＳサイクルとロード命令のＬサイクル、Li
サイクルのぶつかり合いが生じ、ストア命令に対
するパイプラインの処理能力は改善されない。
〔発明の目的〕
本発明の目的はアクセスの競合を減少する記憶
制御方式を提供することにある。
制御方式を提供することにある。
本発明は、バツフア記憶装置に保持されたデー
タのアドレスを保持する内容が同一の第１および
第２のバツフア・デイレクトリを備え、フエツチ
要求によるアドレスによつて第１のバツフア・デ
イレクトリとバツフア記憶装置をアクセスし、ス
トア要求によるアドレスによつて第２のバツフ
ア・デイレクトリとバツフア記憶装置をアクセス
することを特徴とする。
タのアドレスを保持する内容が同一の第１および
第２のバツフア・デイレクトリを備え、フエツチ
要求によるアドレスによつて第１のバツフア・デ
イレクトリとバツフア記憶装置をアクセスし、ス
トア要求によるアドレスによつて第２のバツフ
ア・デイレクトリとバツフア記憶装置をアクセス
することを特徴とする。
以下本発明を図面を参照して詳細に説明する。
第２図は本発明の一実施例を示す。なお図におい
て、１〜３１の数字はアドレスのビツト位置を表
わすものであり、４０以上の数字が各構成部品に
付された参照数字である。
て、１〜３１の数字はアドレスのビツト位置を表
わすものであり、４０以上の数字が各構成部品に
付された参照数字である。
第２図において、命令フエツチ、あるいはオペ
ランドフエツチのフエツチのための論理アドレス
はフエツチ用論理アドレス・レジスタFLAR４０
に、またストアのための論理アドレスはストア用
論理アドレス・レジスタSLAR５０にそれぞれセ
ツトされる。これら論理アドレスは１〜31と示さ
れるように31ビツトからなる。FLAR４０にセツ
トされた論理アドレスはフエツチ用アドレス変換
バツフアFTLB４１、フエツチ用バツフア・デイ
レクトリFBAA４４にそれらをアクセスするため
に与えられる。FTLB４１は２ローで２５６のカ
ラムを有し、その１つのカラムを選択するため
に、FLAR４０のアドレスのビツト１１―１９が
与えられる。各カラムには論理アドレスLAのビ
ツト１―１０とそれに対応する実アドレスPAの
ビツト１―１９でなる２つのアドレス変換対が保
持されており、アドレスのビツト１１―１９で選
択された２つの変換対が読出される。読出された
２つの論理アドレスのビツト１―１０は比較器４
２ａおよび４２ｂでFLAR４０のビツト１―１０
と比較される。セレクタ４３は比較器４２ａ，４
２ｂで論理アドレスが一致した方に対応する実ア
ドレスを出力する。従つてセレクタ４３出力に
は、FLAR４０の論理アドレスに対応する実アド
レスが得られる。
ランドフエツチのフエツチのための論理アドレス
はフエツチ用論理アドレス・レジスタFLAR４０
に、またストアのための論理アドレスはストア用
論理アドレス・レジスタSLAR５０にそれぞれセ
ツトされる。これら論理アドレスは１〜31と示さ
れるように31ビツトからなる。FLAR４０にセツ
トされた論理アドレスはフエツチ用アドレス変換
バツフアFTLB４１、フエツチ用バツフア・デイ
レクトリFBAA４４にそれらをアクセスするため
に与えられる。FTLB４１は２ローで２５６のカ
ラムを有し、その１つのカラムを選択するため
に、FLAR４０のアドレスのビツト１１―１９が
与えられる。各カラムには論理アドレスLAのビ
ツト１―１０とそれに対応する実アドレスPAの
ビツト１―１９でなる２つのアドレス変換対が保
持されており、アドレスのビツト１１―１９で選
択された２つの変換対が読出される。読出された
２つの論理アドレスのビツト１―１０は比較器４
２ａおよび４２ｂでFLAR４０のビツト１―１０
と比較される。セレクタ４３は比較器４２ａ，４
２ｂで論理アドレスが一致した方に対応する実ア
ドレスを出力する。従つてセレクタ４３出力に
は、FLAR４０の論理アドレスに対応する実アド
レスが得られる。
FBAA４４は４ローで６４のカラムを有し、そ
の１つのカラムを選択するためにFLAR４０のア
ドレスのビツト２０―２５が与えられる。FBAA
４４は後述のバツフア記憶装置BS６１に保持さ
れたデータの実アドレスのビツト１―１９を保持
する。FLAR４０のアドレスのビツト２０―２５
で選択されたカラムの４つの実アドレスが読出さ
れる。これらは比較器４５ａ〜４５ｄでセレクタ
４３からの実アドレスと比較される。いずれか一
つにおいて一致した場合、そのローと同じバツフ
ア記憶装置６１のローに要求するデータが存在す
ることを示す。
の１つのカラムを選択するためにFLAR４０のア
ドレスのビツト２０―２５が与えられる。FBAA
４４は後述のバツフア記憶装置BS６１に保持さ
れたデータの実アドレスのビツト１―１９を保持
する。FLAR４０のアドレスのビツト２０―２５
で選択されたカラムの４つの実アドレスが読出さ
れる。これらは比較器４５ａ〜４５ｄでセレクタ
４３からの実アドレスと比較される。いずれか一
つにおいて一致した場合、そのローと同じバツフ
ア記憶装置６１のローに要求するデータが存在す
ることを示す。
FLAR４０のアドレスはFTLB４１および
FBAA４４に与えられると同時にビツト２０―２
８はバツフア記憶アドレス・レジスタBSAR６０
に与えられ、FTLB４１，FBAA４４のアクセス
と並行してBS６１もアクセスするよう構成され
る。BS６１は４ローで各ローから８バイトのデ
ータが読出され、セレクタ６２に与えられる。セ
レクタ６２には比較器４５ａ〜４５ｄの出力が与
えられており、セレクタ６２は比較器４５ａ〜４
５ｄの一致出力が得られたローに対応する８バイ
トを選択して出力する。
FBAA４４に与えられると同時にビツト２０―２
８はバツフア記憶アドレス・レジスタBSAR６０
に与えられ、FTLB４１，FBAA４４のアクセス
と並行してBS６１もアクセスするよう構成され
る。BS６１は４ローで各ローから８バイトのデ
ータが読出され、セレクタ６２に与えられる。セ
レクタ６２には比較器４５ａ〜４５ｄの出力が与
えられており、セレクタ６２は比較器４５ａ〜４
５ｄの一致出力が得られたローに対応する８バイ
トを選択して出力する。
SLAR５０にセツトされたストアのための論理
アドレスはストア用アドレス変換バツフアSTLB
５１，ストア用バツフア・デイレクトリSBAA５
４にそれらをアクセスするために与えられる。
STLB５１，比較器５２ａ，５２ｂ，セレクタ５
３，SBAA５４および比較器５５ａ〜５５ｄは先
述のフエツチ用のためのFTLB４１，比較器４２
ａ，４２ｂ，セレクタ４３，FBAA４４および比
較器４５ａ〜４５ｄと同一構成であり、全く同じ
動作をする。STLB５１およびSBAA５４が保持
する内容もFTLB４１およびFBAA４４と同一で
ある。しかし、フエツチの場合はFTLB４１、
FBAA４４およびBS６１の３つが並行して、ア
クセスされるのに対し、ストアの場合、STLB５
１およびSBAA５４の２つが並行してアクセスさ
れ、BS６１に要求するデータが存在する場合、
続いてBSがアクセスされ、データがストアされ
る。ストアデータはストア・データ・レジスタ
SDR６３にセツトされており、比較器５５ａ〜
５５ｄの１つから一致出力が得られた場合、それ
に対応するゲート６４ａ〜６４ｄの一つが開き、
SDR６３の８バイトがBS６１にストアされる。
アドレスはストア用アドレス変換バツフアSTLB
５１，ストア用バツフア・デイレクトリSBAA５
４にそれらをアクセスするために与えられる。
STLB５１，比較器５２ａ，５２ｂ，セレクタ５
３，SBAA５４および比較器５５ａ〜５５ｄは先
述のフエツチ用のためのFTLB４１，比較器４２
ａ，４２ｂ，セレクタ４３，FBAA４４および比
較器４５ａ〜４５ｄと同一構成であり、全く同じ
動作をする。STLB５１およびSBAA５４が保持
する内容もFTLB４１およびFBAA４４と同一で
ある。しかし、フエツチの場合はFTLB４１、
FBAA４４およびBS６１の３つが並行して、ア
クセスされるのに対し、ストアの場合、STLB５
１およびSBAA５４の２つが並行してアクセスさ
れ、BS６１に要求するデータが存在する場合、
続いてBSがアクセスされ、データがストアされ
る。ストアデータはストア・データ・レジスタ
SDR６３にセツトされており、比較器５５ａ〜
５５ｄの１つから一致出力が得られた場合、それ
に対応するゲート６４ａ〜６４ｄの一つが開き、
SDR６３の８バイトがBS６１にストアされる。
アドレス変換バツフアやバツフア記憶装置に所
望のアドレス変換対やデータが存在しない場合、
主記憶装置からアドレス変換対やデータが周知の
方法に従つてアドレス変換バツフアやバツフア記
憶に格納される。この場合、FTLBとSTLBに同
一のアドレス変換対が、FBAAとSBAAに同一の
アドレスが格納されるのはいうまでもない。
望のアドレス変換対やデータが存在しない場合、
主記憶装置からアドレス変換対やデータが周知の
方法に従つてアドレス変換バツフアやバツフア記
憶に格納される。この場合、FTLBとSTLBに同
一のアドレス変換対が、FBAAとSBAAに同一の
アドレスが格納されるのはいうまでもない。
本実施例によれば、アドレス変換バツフアおよ
びバツフア・デイレクトリがフエツチ用とストア
用に独立して設けられるので、第１図で説明した
ＥサイクルとＡサイクル、Aiサイクルにおける
アドレス変換バツフア、バツフアデイレクトリの
アクセスがフエツチ用とストア用で並行して行な
われ、その競合をなくすことができる。勿論、
BSは１個であるため、第１図で説明したＳサイ
クルとＬサイクル、LiサイクルにおけるBSの競
合は避けられないが、そのような場合、例えばフ
エツチ側のFLAR４０のアドレス設定を１サイク
ル遅らせて、BS６１における競合を避けること
ができる。
びバツフア・デイレクトリがフエツチ用とストア
用に独立して設けられるので、第１図で説明した
ＥサイクルとＡサイクル、Aiサイクルにおける
アドレス変換バツフア、バツフアデイレクトリの
アクセスがフエツチ用とストア用で並行して行な
われ、その競合をなくすことができる。勿論、
BSは１個であるため、第１図で説明したＳサイ
クルとＬサイクル、LiサイクルにおけるBSの競
合は避けられないが、そのような場合、例えばフ
エツチ側のFLAR４０のアドレス設定を１サイク
ル遅らせて、BS６１における競合を避けること
ができる。
また本実施例ではアドレス変換バツフアとバツ
フア・デイレクトリがフエツチ用とストア用の２
つに設けられているが、アクセスのアドレスとし
て実アドレスが供給されるならば、アドレス変換
バツフアは省略することができる。また、ストア
命令の場合、Ａサイクルを使つて行なわれるアク
セス例外検出のためのテストフエツチで求めた実
アドレスをＥサイクルまで保持しておくようにす
れば、STLB５１は省略することができる。即
ち、ストア命令の場合、Ａサイクルを使つて、ア
クセス例外検出のためにアドレス変換バツフアを
アクセスしてテストフエツチを行なうデータ処理
装置がある。これを本発明に適用する場合、
STLB５１を省略し、SLAR５０にセツトされた
論理アドレスでFTLB４１をアクセスしてテスト
フエツチを行ない、そこで得られた実アドレスは
Ｅサイクルまで保存しておき、Ｅサイクル時、そ
の実アドレスをセレクタ５３出力に代えて比較器
５５ａ〜５５ｄに与えるようにすることができ
る。
フア・デイレクトリがフエツチ用とストア用の２
つに設けられているが、アクセスのアドレスとし
て実アドレスが供給されるならば、アドレス変換
バツフアは省略することができる。また、ストア
命令の場合、Ａサイクルを使つて行なわれるアク
セス例外検出のためのテストフエツチで求めた実
アドレスをＥサイクルまで保持しておくようにす
れば、STLB５１は省略することができる。即
ち、ストア命令の場合、Ａサイクルを使つて、ア
クセス例外検出のためにアドレス変換バツフアを
アクセスしてテストフエツチを行なうデータ処理
装置がある。これを本発明に適用する場合、
STLB５１を省略し、SLAR５０にセツトされた
論理アドレスでFTLB４１をアクセスしてテスト
フエツチを行ない、そこで得られた実アドレスは
Ｅサイクルまで保存しておき、Ｅサイクル時、そ
の実アドレスをセレクタ５３出力に代えて比較器
５５ａ〜５５ｄに与えるようにすることができ
る。
さらにまた本実施例においては、フエツチの場
合に、FTLB，FBAAおよびBAAの３つを並行動
作させているが、ストアの場合と同様にFTLBと
FBAAの２つを並行動作させ、その結果によつて
BSを動作させてもよい。
合に、FTLB，FBAAおよびBAAの３つを並行動
作させているが、ストアの場合と同様にFTLBと
FBAAの２つを並行動作させ、その結果によつて
BSを動作させてもよい。
第３図は本発明の他の実施例を示す。第３図の
実施例で特徴的なことは、バツフア記憶装置BS
が命令フエツチ用とオペランドフエツチ用に分け
られ、それに伴なつてフエツチ用のアドレス変換
バツフアとバツフア・デイレクトリも命令フエツ
チ用とオペランドフエツチ用に分けられているこ
とである。
実施例で特徴的なことは、バツフア記憶装置BS
が命令フエツチ用とオペランドフエツチ用に分け
られ、それに伴なつてフエツチ用のアドレス変換
バツフアとバツフア・デイレクトリも命令フエツ
チ用とオペランドフエツチ用に分けられているこ
とである。
第３図において、バツフア記憶装置BSは命令
フエツチ用バツフア記憶装置IFBS７５とオペラ
ンド・フエツチ用バツフア記憶装置８５に分けら
れている。命令フエツチのアドレス、オペラン
ド・フエツチのアドレスおよびストアのアドレス
はそれぞれ異なる命令フエツチ用論理アドレス・
レジスタIFLAR７０、オペランド・フエツチ用
論理アドレス・レジスタOFLAR８０およびスト
ア用論理アドレス・レジスタSLAR９０にセツト
される。アドレス変換バツフアは命令フエツチ用
IFTLB７１、オペランド・フエツチ用OFTLB８
１およびストア用STLB９１の３つからなり、３
つ共に同一内容を保持する。バツフア・デイレク
トリもまた命令フエツチ用IFBAA７３、オペラ
ンドフエツチ用・OFBAA８３およびストア用
SBAA９３および９４からなる。IFBAA７３と
SBAA９３の内容は同一であり、IFBS７５に保
持されたデータのアドレスを保持する。また
OFBAA８３とSBAA９５の内容は同一であり、
OFBS８５に保持されたデータのアドレスを保持
する。
フエツチ用バツフア記憶装置IFBS７５とオペラ
ンド・フエツチ用バツフア記憶装置８５に分けら
れている。命令フエツチのアドレス、オペラン
ド・フエツチのアドレスおよびストアのアドレス
はそれぞれ異なる命令フエツチ用論理アドレス・
レジスタIFLAR７０、オペランド・フエツチ用
論理アドレス・レジスタOFLAR８０およびスト
ア用論理アドレス・レジスタSLAR９０にセツト
される。アドレス変換バツフアは命令フエツチ用
IFTLB７１、オペランド・フエツチ用OFTLB８
１およびストア用STLB９１の３つからなり、３
つ共に同一内容を保持する。バツフア・デイレク
トリもまた命令フエツチ用IFBAA７３、オペラ
ンドフエツチ用・OFBAA８３およびストア用
SBAA９３および９４からなる。IFBAA７３と
SBAA９３の内容は同一であり、IFBS７５に保
持されたデータのアドレスを保持する。また
OFBAA８３とSBAA９５の内容は同一であり、
OFBS８５に保持されたデータのアドレスを保持
する。
命令フエツチ要求の場合、IFLAR７０にセツ
トされたアドレスによつてIFTLB７１、IFBAA
７３およびIFBS７５（BSAR７６を介して）の
３つが並行してアクセスされる。比較器／セレク
タ７２，７４で共に一致すると、セレクタ７７よ
り要求したデータ（命令）が読出される。
トされたアドレスによつてIFTLB７１、IFBAA
７３およびIFBS７５（BSAR７６を介して）の
３つが並行してアクセスされる。比較器／セレク
タ７２，７４で共に一致すると、セレクタ７７よ
り要求したデータ（命令）が読出される。
オペランド・フエツチ要求の場合、OFLAR８
０にセツトされたアドレスによつてOFTLB８
１、OFBAA８３およびOFBS８５（BSAR８６
を介して）の３つが並行してアクセスされる。比
較器／セレクタ８２，８４で共に一致すると、セ
レクタ８７より要求したデータ（オペランド）が
読出される。
０にセツトされたアドレスによつてOFTLB８
１、OFBAA８３およびOFBS８５（BSAR８６
を介して）の３つが並行してアクセスされる。比
較器／セレクタ８２，８４で共に一致すると、セ
レクタ８７より要求したデータ（オペランド）が
読出される。
ストア要求の場合、SLAR９０にセツトされた
アドレスによつてSTLB９１、SBAA９３，９５
が並行してアクセスされる。比較器９４の出力は
IFBS７５のゲート７８に、比較器９６の出力は
OFBS８５のゲート８８に与えられており、比較
器／セレクタ９２で一致し、比較器９４で一致す
るとゲート７８が開いてIFBS７５に、比較器９
６で一致するとゲート８８が開いてOFBS８５に
それぞれSDR９７のストアデータがストアされ
る。勿論、比較器９４，９６が共に一致し、両
BSにストアされる場合もある。
アドレスによつてSTLB９１、SBAA９３，９５
が並行してアクセスされる。比較器９４の出力は
IFBS７５のゲート７８に、比較器９６の出力は
OFBS８５のゲート８８に与えられており、比較
器／セレクタ９２で一致し、比較器９４で一致す
るとゲート７８が開いてIFBS７５に、比較器９
６で一致するとゲート８８が開いてOFBS８５に
それぞれSDR９７のストアデータがストアされ
る。勿論、比較器９４，９６が共に一致し、両
BSにストアされる場合もある。
本実施例によれば、第２図の実施例の効果に加
え、命令フエツチとオペランド・フエツチの競合
をなくすことができる。
え、命令フエツチとオペランド・フエツチの競合
をなくすことができる。
本発明によれば、バツフア・デイレクトリがフ
エツチ用とストア用に独立して設けられるので、
フエツチとストアによるバツフア・デイレクトリ
のアクセスの競合をなくすことができる。
エツチ用とストア用に独立して設けられるので、
フエツチとストアによるバツフア・デイレクトリ
のアクセスの競合をなくすことができる。
第１図はパイプライン方式を説明するための
図、第２図は本発明の一実施例を示すブロツク
図、第３図は本発明の他の実施例を示すブロツク
図である。 ４０…フエツチ用論理アドレス・レジスタ
（FLAR）、４１…フエツチ用アドレス変換バツフ
ア（FBAA）、４４…フエツチ用バツフア・デイ
レクトリ（FBAA）、５０…ストア用論理アドレ
ス・レジスタ、５１…ストア用アドレス変換バツ
フア（STLB）、５４…ストア用バツフア・デイ
レクトリ（SBAA）、６１…バツフア記憶装置
（BS）。
図、第２図は本発明の一実施例を示すブロツク
図、第３図は本発明の他の実施例を示すブロツク
図である。 ４０…フエツチ用論理アドレス・レジスタ
（FLAR）、４１…フエツチ用アドレス変換バツフ
ア（FBAA）、４４…フエツチ用バツフア・デイ
レクトリ（FBAA）、５０…ストア用論理アドレ
ス・レジスタ、５１…ストア用アドレス変換バツ
フア（STLB）、５４…ストア用バツフア・デイ
レクトリ（SBAA）、６１…バツフア記憶装置
（BS）。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置と、該主記憶装置の一部のデータ
を保持するバツフア記憶装置と、互いに同一内容
であり、上記バツフア記憶装置に保持されたデー
タのアドレスを保持する第１および第２のバツフ
ア・デイレクトリとからなり、フエツチ要求によ
るアドレスによつて上記第１のバツフア・デイレ
クトリとバツフア記憶装置をアクセスし、ストア
要求によるアドレスによつて上記第２のバツフ
ア・デイレクトリとバツフア記憶装置をアクセス
することを特徴とする記憶制御方式。 ２ さらに互いに同一内容であり、論理アドレス
と実アドレスの変換対を保持して論理アドレスを
実アドレスに変換する第１および第２のアドレス
変換バツフアを備え、フエツチ要求によるアドレ
スによつて上記第１のアドレス変換バツフア、第
１のバツフア・デイレクトリおよびバツフア記憶
装置をアクセスし、ストア要求によるアドレスに
よつて上記第２のアドレス変換バツフア、第２の
バツフア・デイレクトリおよびバツフア記憶装置
をアクセスすることを特徴とする特許請求の範囲
第１項記載の記憶制御方式。 ３ 主記憶装置と、それぞれ主記憶装置の一のデ
ータを保持する第１および第２のバツフア記憶装
置と、それぞれ第１および第２のバツフア記憶装
置に保持されたデータのアドレスを保持する第１
および第２のバツフア・デイレクトリと、該第１
および第２のバツフア・デイレクトリと同一内容
を保持する第３のバツフア・デイレクトリと、命
令フエツチ要求によるアドレスによつて上記第１
のバツフア・デイレクトリおよび第１のバツフア
記憶装置をアクセスし、オペランド・フエツチ要
求によるアドレスによつて上記第２のバツフア・
デイレクトリおよび第２のバツフア記憶装置をア
クセスし、ストア要求によるアドレスによつて上
記第３のバツフア・デイレクトリをアクセスし、
このアクセスに応じて上記第１のバツフア記憶装
置および／もしくは第２のバツフア記憶装置をア
クセスすることを特徴とする記憶制御方式。 ４ さらに互いに同一内容であり、論理アドレス
と実アドレスの変換対を保持して論理アドレスを
実アドレスに変換さる第１，第２および第３のア
ドレス変換バツフアを備え、命令フエツチ要求に
よるアドレスによつて上記第１のアドレス変換バ
ツフア、第１のバツフア・デイレクトリおよび第
１のバツフア記憶装置とアクセスし、オペラン
ド・フエツチ要求によるアドレスによつて上記第
２のアドレス変換バツフア、第２のバツフア・デ
イレクトリおよび第２のバツフア記憶装置をアク
セスし、ストア要求によるアドレスによつて上記
第３のアドレス変換バツフア、第３のバツフア・
デイレクトリをアクセスし、このアクセスに応じ
て上記第１のバツフア記憶装置および／もしくは
第２のバツフア記憶装置をアクセスすることを特
徴とする特許請求の範囲第３項記載の記憶制御方
式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156634A JPS5948879A (ja) | 1982-09-10 | 1982-09-10 | 記憶制御方式 |
| US06/518,698 US4618926A (en) | 1982-09-10 | 1983-07-29 | Buffer storage control system |
| DE8383107561T DE3381476D1 (de) | 1982-09-10 | 1983-08-01 | Pufferspeichersteuerungsanordnung. |
| EP83107561A EP0103132B1 (en) | 1982-09-10 | 1983-08-01 | Buffer storage control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156634A JPS5948879A (ja) | 1982-09-10 | 1982-09-10 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5948879A JPS5948879A (ja) | 1984-03-21 |
| JPS6153746B2 true JPS6153746B2 (ja) | 1986-11-19 |
Family
ID=15631956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156634A Granted JPS5948879A (ja) | 1982-09-10 | 1982-09-10 | 記憶制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4618926A (ja) |
| EP (1) | EP0103132B1 (ja) |
| JP (1) | JPS5948879A (ja) |
| DE (1) | DE3381476D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60181942A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | メモリ制御装置 |
| JPS6126151A (ja) * | 1984-07-17 | 1986-02-05 | Fujitsu Ltd | バツフア制御方式 |
| US4774653A (en) * | 1985-08-07 | 1988-09-27 | Hewlett-Packard Company | Hybrid hardware/software method and apparatus for virtual memory address translation using primary and secondary translation buffers |
| US4868737A (en) * | 1986-12-22 | 1989-09-19 | Tandberg Data A/S | Method and arrangement in which capacity of a related storage medium is checked when buffering data |
| JP2561261B2 (ja) * | 1987-02-18 | 1996-12-04 | 株式会社日立製作所 | バッファ記憶アクセス方法 |
| JPS63257853A (ja) * | 1987-04-03 | 1988-10-25 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | キヤツシユ・メモリ・システム |
| JPH0769819B2 (ja) * | 1987-09-28 | 1995-07-31 | 日本電気株式会社 | 情報処理装置 |
| KR920001282B1 (ko) * | 1987-10-02 | 1992-02-10 | 가부시키가이샤 히타치세이사쿠쇼 | 버퍼메모리 제어장치 |
| IT1216086B (it) * | 1988-03-15 | 1990-02-22 | Honeywell Bull Spa | Memoria tampone ad indirizzamento pseudo virtuale. |
| JPH0774994B2 (ja) * | 1988-09-21 | 1995-08-09 | 株式会社日立製作所 | バッファ記憶制御装置のｏｓｃ検出方式 |
| JPH0748191B2 (ja) * | 1989-08-10 | 1995-05-24 | 株式会社日立製作所 | バッファ記憶制御装置 |
| JPH03216744A (ja) * | 1990-01-22 | 1991-09-24 | Fujitsu Ltd | 内蔵キャッシュ・メモリ制御方式 |
| US5235697A (en) * | 1990-06-29 | 1993-08-10 | Digital Equipment | Set prediction cache memory system using bits of the main memory address |
| US5555389A (en) * | 1993-07-07 | 1996-09-10 | Hitachi, Ltd. | Storage controller for performing dump processing |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3829840A (en) * | 1972-07-24 | 1974-08-13 | Ibm | Virtual memory system |
| JPS5440182B2 (ja) * | 1974-02-26 | 1979-12-01 | ||
| GB1472885A (en) * | 1974-05-01 | 1977-05-11 | Int Computers Ltd | Digital code conversion arrangements |
| US4055851A (en) * | 1976-02-13 | 1977-10-25 | Digital Equipment Corporation | Memory module with means for generating a control signal that inhibits a subsequent overlapped memory cycle during a reading operation portion of a reading memory cycle |
| US4070706A (en) * | 1976-09-20 | 1978-01-24 | Sperry Rand Corporation | Parallel requestor priority determination and requestor address matching in a cache memory system |
| US4149242A (en) * | 1977-05-06 | 1979-04-10 | Bell Telephone Laboratories, Incorporated | Data interface apparatus for multiple sequential processors |
| US4339804A (en) * | 1979-07-05 | 1982-07-13 | Ncr Corporation | Memory system wherein individual bits may be updated |
| JPS5687282A (en) * | 1979-12-14 | 1981-07-15 | Nec Corp | Data processor |
| US4471429A (en) * | 1979-12-14 | 1984-09-11 | Honeywell Information Systems, Inc. | Apparatus for cache clearing |
| US4493033A (en) * | 1980-04-25 | 1985-01-08 | Data General Corporation | Dual port cache with interleaved read accesses during alternate half-cycles and simultaneous writing |
| US4467414A (en) * | 1980-08-22 | 1984-08-21 | Nippon Electric Co., Ltd. | Cashe memory arrangement comprising a cashe buffer in combination with a pair of cache memories |
| US4481573A (en) * | 1980-11-17 | 1984-11-06 | Hitachi, Ltd. | Shared virtual address translation unit for a multiprocessor system |
| US4424561A (en) * | 1980-12-31 | 1984-01-03 | Honeywell Information Systems Inc. | Odd/even bank structure for a cache memory |
| US4493026A (en) * | 1982-05-26 | 1985-01-08 | International Business Machines Corporation | Set associative sector cache |
-
1982
- 1982-09-10 JP JP57156634A patent/JPS5948879A/ja active Granted
-
1983
- 1983-07-29 US US06/518,698 patent/US4618926A/en not_active Expired - Lifetime
- 1983-08-01 DE DE8383107561T patent/DE3381476D1/de not_active Expired - Lifetime
- 1983-08-01 EP EP83107561A patent/EP0103132B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0103132A2 (en) | 1984-03-21 |
| EP0103132B1 (en) | 1990-04-18 |
| EP0103132A3 (en) | 1987-04-08 |
| DE3381476D1 (de) | 1990-05-23 |
| US4618926A (en) | 1986-10-21 |
| JPS5948879A (ja) | 1984-03-21 |
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