JPS6154533A - デ−タ入力インタフエイス回路 - Google Patents
デ−タ入力インタフエイス回路Info
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- JPS6154533A JPS6154533A JP59176108A JP17610884A JPS6154533A JP S6154533 A JPS6154533 A JP S6154533A JP 59176108 A JP59176108 A JP 59176108A JP 17610884 A JP17610884 A JP 17610884A JP S6154533 A JPS6154533 A JP S6154533A
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- 244000145845 chattering Species 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000008030 elimination Effects 0.000 description 3
- 238000003379 elimination reaction Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 1
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 1
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- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は中央処理装置にデータを入力するためのデー
タ入力インタフェイス回路に関するものである〇 〔背景技術〕 第６図はＣＰＵとその周辺装置の一般的な構成を示して
いる・第６図において、１はＣＰＵ、２はＲＯＭ、３は
ＲＡ？ｔ４，４はデコーダ、５は入力ポート、６は出力
ボート、７はキーボード、８は７０ツビデイスク装置、
９はＣＲＴ、１０はプリンタである。
タ入力インタフェイス回路に関するものである〇 〔背景技術〕 第６図はＣＰＵとその周辺装置の一般的な構成を示して
いる・第６図において、１はＣＰＵ、２はＲＯＭ、３は
ＲＡ？ｔ４，４はデコーダ、５は入力ポート、６は出力
ボート、７はキーボード、８は７０ツビデイスク装置、
９はＣＲＴ、１０はプリンタである。
ＣＰＵ １は、ＲＯＭ２に内蔵されたプログラムに従っ
て入力ポート５かもデータを収シ込んで演算を行い、こ
の演算結果等を出力ポートロへ送り出すようになってい
る。入力ポート５へはキーボード７およびフロッピディ
スク装置８などからデータが送られ、出力ポートロから
ＣＲＴ ９およびプリンタ１０等へデータが送り出され
る。デコーダ４はＣＰＵ １からのアドレス信号にもと
づいてＲＯＭ２゜ＲＡＭ ３ 、入力ポート５および出
力ポートロのチップセレクトを行う。
て入力ポート５かもデータを収シ込んで演算を行い、こ
の演算結果等を出力ポートロへ送り出すようになってい
る。入力ポート５へはキーボード７およびフロッピディ
スク装置８などからデータが送られ、出力ポートロから
ＣＲＴ ９およびプリンタ１０等へデータが送り出され
る。デコーダ４はＣＰＵ １からのアドレス信号にもと
づいてＲＯＭ２゜ＲＡＭ ３ 、入力ポート５および出
力ポートロのチップセレクトを行う。
上記システムにおいて、入力ポート５はひとつのデータ
しか保持することができない。したがって、ＣＰＵＩは
キーボード７、フロッピディスク装置８およびＡ／Ｄ変
換器などから入力ポート５へ繰返し送り込まれるデータ
入力端りこぼすことなく確実に取υ込む疼は、データが
入力ポート５に送られる周期よりも短い周期で頻繁に入
力ポート５をアクセスしなければならない。この結果、
ＣＰＵ １にデータ収シ込みのために大きな負担がかか
り、他の演算動作を十分【行えないという問題があった
０ 〔発明の目的〕 この発明は、データの取り込みに要するＣＰＵの負担を
軽減することができるデータ入力インタフェイス回路を
提供することを目的とする。
しか保持することができない。したがって、ＣＰＵＩは
キーボード７、フロッピディスク装置８およびＡ／Ｄ変
換器などから入力ポート５へ繰返し送り込まれるデータ
入力端りこぼすことなく確実に取υ込む疼は、データが
入力ポート５に送られる周期よりも短い周期で頻繁に入
力ポート５をアクセスしなければならない。この結果、
ＣＰＵ １にデータ収シ込みのために大きな負担がかか
り、他の演算動作を十分【行えないという問題があった
０ 〔発明の目的〕 この発明は、データの取り込みに要するＣＰＵの負担を
軽減することができるデータ入力インタフェイス回路を
提供することを目的とする。
第１の発明のデータ入力インタフェイス回路は、比較的
長い周期で順次到来するデータを先入れ先出しイジスタ
に蓄え、先入れ先出しレジスタにデータが複数蓄えられ
たときにＣＰＵにデータ読み出しのための割込み信号を
与えるようにした構成であり、この構成によりＣＰＵが
複数個のデータを１度のアクセス動作でまとめて高速に
読み込むことができ、したがってＣＰＵにおけるアクセ
ス動作の間隔を長くとることができ、ＣＰＵにンけるデ
ータ取り込みのための負担が軽減されることになり、他
の演算動作をＣＰＵが十分に行うことができる◇第２の
発明のデータ入力インタフェイス回路は、先入れ先出し
レジ゛スタのデータ入力端にチャタリング除去回路を設
けた構成であυ、この構成〈よシチャタリングを有する
データを誤りなく正確に取り込むことができる＠ この発明の第１の実施例を第１図および第２図に基づい
て説明する。このデータ入力インタフェイス回路は、第
１図に示すように１キーボード７およびフロッピディス
ク装置８等から入力される例えば８ビツトのデータを、
発振器（クロックパルス発生手段） ＯＳＣから出力さ
れる周期Ｔ□Ｏクロックパルスが７７トイン端子ＳＩに
入力される毎にその立上がシ仄応答して８ビツト３２段
のＦＩＦＯ（先入れ先出しフレジスタ取、が順次蓄える
とともに１前記発振器Ｏ５Ｃからのクロックパルスをカ
ウンタ（割込み信号発生手段）ＣＴがカウントするよう
にし、カウンタＣＴが例えば３２カウントする毎（一定
時間Ｔ２毎）にＣＰＵ １に対して割込み信号を与える
ようにしている。ＦＩＦＯレジスタ朋。
長い周期で順次到来するデータを先入れ先出しイジスタ
に蓄え、先入れ先出しレジスタにデータが複数蓄えられ
たときにＣＰＵにデータ読み出しのための割込み信号を
与えるようにした構成であり、この構成によりＣＰＵが
複数個のデータを１度のアクセス動作でまとめて高速に
読み込むことができ、したがってＣＰＵにおけるアクセ
ス動作の間隔を長くとることができ、ＣＰＵにンけるデ
ータ取り込みのための負担が軽減されることになり、他
の演算動作をＣＰＵが十分に行うことができる◇第２の
発明のデータ入力インタフェイス回路は、先入れ先出し
レジ゛スタのデータ入力端にチャタリング除去回路を設
けた構成であυ、この構成〈よシチャタリングを有する
データを誤りなく正確に取り込むことができる＠ この発明の第１の実施例を第１図および第２図に基づい
て説明する。このデータ入力インタフェイス回路は、第
１図に示すように１キーボード７およびフロッピディス
ク装置８等から入力される例えば８ビツトのデータを、
発振器（クロックパルス発生手段） ＯＳＣから出力さ
れる周期Ｔ□Ｏクロックパルスが７７トイン端子ＳＩに
入力される毎にその立上がシ仄応答して８ビツト３２段
のＦＩＦＯ（先入れ先出しフレジスタ取、が順次蓄える
とともに１前記発振器Ｏ５Ｃからのクロックパルスをカ
ウンタ（割込み信号発生手段）ＣＴがカウントするよう
にし、カウンタＣＴが例えば３２カウントする毎（一定
時間Ｔ２毎）にＣＰＵ １に対して割込み信号を与える
ようにしている。ＦＩＦＯレジスタ朋。
は、他の入力装置からの８ビツトのデータをクロックパ
ルスに従って順次取り込むようＫなっている。なお、カ
ウンタＣＴが割込み信号を発するカウント数は３２に限
定されず、３２以下であればよい。
ルスに従って順次取り込むようＫなっている。なお、カ
ウンタＣＴが割込み信号を発するカウント数は３２に限
定されず、３２以下であればよい。
ＣＰＵ １は、上記の割込み信号が入力されると、読み
出し信号口およびチップセレクト信号量を出力すること
になるにのチップセレクト信号Ｃ８０がＦＩＦＯレジス
タ票、の３ステートコントロール端子３Ｓに入力され、
かつチップセレクト信号σ弓と読み出し信号ｒ）とがナ
ンドゲー） ＮＡ工を介してＦＩＦＯレジスタＭＭ、の
シフトアウト端子ＳＯに加えられ、ＦＩＦＯレジスタ取
、から蓄積されたデータが順次読み出されることになり
、これをＣＰＵ １が順次読み込むことになる。ＦＩＦ
ＯレジスタＭＭ２からデータを読み出すときは、ＣＰＵ
１がチップセレクト信号量と読み出し信号口を出力し
、チップセレクト信号ＣＳユをＦＩＦＯレジスタＭＭ２
の３ステートコントロール端子３８に入力するとともに
、チップセレクト信号Ｃ５工および読み出し信号ＲＤｉ
ナントゲートＮＡ２ｅ介してＦＩＦＯレジスタＭＭ２の
シフトアウト端子ＳＯに入力する。
出し信号口およびチップセレクト信号量を出力すること
になるにのチップセレクト信号Ｃ８０がＦＩＦＯレジス
タ票、の３ステートコントロール端子３Ｓに入力され、
かつチップセレクト信号σ弓と読み出し信号ｒ）とがナ
ンドゲー） ＮＡ工を介してＦＩＦＯレジスタＭＭ、の
シフトアウト端子ＳＯに加えられ、ＦＩＦＯレジスタ取
、から蓄積されたデータが順次読み出されることになり
、これをＣＰＵ １が順次読み込むことになる。ＦＩＦ
ＯレジスタＭＭ２からデータを読み出すときは、ＣＰＵ
１がチップセレクト信号量と読み出し信号口を出力し
、チップセレクト信号ＣＳユをＦＩＦＯレジスタＭＭ２
の３ステートコントロール端子３８に入力するとともに
、チップセレクト信号Ｃ５工および読み出し信号ＲＤｉ
ナントゲートＮＡ２ｅ介してＦＩＦＯレジスタＭＭ２の
シフトアウト端子ＳＯに入力する。
この結果、上ｔｄと同様にデータが順次読み出され、Ｃ
ＰＵ １がこれを読み込むことになる◇通常、ＦＩＦＯ
レジスタＭＭ２からのデータの読み出しは、ＦＩＦＯレ
ジスタｐＨ１Ｍ□のデータの読み出しが終ったのち続い
て行われる。
ＰＵ １がこれを読み込むことになる◇通常、ＦＩＦＯ
レジスタＭＭ２からのデータの読み出しは、ＦＩＦＯレ
ジスタｐＨ１Ｍ□のデータの読み出しが終ったのち続い
て行われる。
第２図μＦＩＦＯレジスタ朋、の具体的な構成を示すも
のであり、４個の４ピント１６段のＦＩＦＯレジスタ（
ＣＤ４０１０５Ｂ；ＲＣＡ社製）ＭＭ□、〜四□４とア
／トゲ−） ＡＮｏ、 ＡＮ２とを組合せて構成される
。ＦＩＦＯｖジスタＭＭ２、〜ＭＭ、のデータインプッ
トレディ端子ＤＩＲの信号は初段にデータがある時に低
レベルとなシ、なくなると高レベルとなる。
のであり、４個の４ピント１６段のＦＩＦＯレジスタ（
ＣＤ４０１０５Ｂ；ＲＣＡ社製）ＭＭ□、〜四□４とア
／トゲ−） ＡＮｏ、 ＡＮ２とを組合せて構成される
。ＦＩＦＯｖジスタＭＭ２、〜ＭＭ、のデータインプッ
トレディ端子ＤＩＲの信号は初段にデータがある時に低
レベルとなシ、なくなると高レベルとなる。
データアウトプットレディ端子ＤＯＲの信号は最終段に
データがある時に高レベルとなり、な°くなると低レベ
ルとなる０筐た、シフトイン端子Ｓｌへの入力信号が立
上がると、データ入力端子Ｄ０〜Ｄヮのデータが収り込
まれ、シフトアウト端子ＳＯへ０人力信号が立下がると
データ出力端子Ｑ。−Ｑヮのデータが７７トアウトして
なくなる。ＭＲはマスタリセット入力端子である。
データがある時に高レベルとなり、な°くなると低レベ
ルとなる０筐た、シフトイン端子Ｓｌへの入力信号が立
上がると、データ入力端子Ｄ０〜Ｄヮのデータが収り込
まれ、シフトアウト端子ＳＯへ０人力信号が立下がると
データ出力端子Ｑ。−Ｑヮのデータが７７トアウトして
なくなる。ＭＲはマスタリセット入力端子である。
ＦＩＦＯレジスタＭ！１［□、〜Δ岱τ、４にデータが
全く入っていなければ、データインプソトンディ入力端
子ＤＩＲの信号は高レベルである。
全く入っていなければ、データインプソトンディ入力端
子ＤＩＲの信号は高レベルである。
ＦＩＦＯレジスタＭ！１１□２． ｋ（Ｍ、のシフトイ
ン端子ＳＩにクロックパルスが入力されると、この立上
がりにより、８ビツトのデータを４ビツトずつデータ入
力端子り。−Ｄヮから取込むａこのききに、データイン
プットレディ端子ＤＩＲの信号は低レベルとなる＠取り
込まれたデータはただちに２段目以降に順次シフトされ
、データインプットレディ端子ＤＩＲの信号が高レベル
にもどる。データがＦＩＦＯレジスタ悪□２．八代、２
の最終段まで達すると、ＦＩＦＯレジスタＭＭ２． Ｍ
Ｍ、のデータアウトプントレディ端子ＤＯＲの信号が立
上がシ、これがＦＩＦＯレジスタ店、３．思’１４のシ
フトイン端子Ｓｌに加えられ、この結果、ＦＩＦＯレジ
スタＭＭよ０． ｈｗ、２の最終段のデータ（データ出
力端子り。〜Ｄヮのデータ）がＦＩＫ）レジスタＭＭ、
、 ？）１Ｍ１４に転送され、転送が完了するとＦ■
ＦＯレジスタＭＭ、３． Ｍｈ（１４のデータイ／プツ
トレディ端子ＤＩＲの信号が立下がる◎この立下が９が
ＦＩＦＯレジスタＭＭ２０． ＭＭよ、のシフトアウト
入力端子ＳＯに入力され、ＦＩＦＯレジスタ薦、□。
ン端子ＳＩにクロックパルスが入力されると、この立上
がりにより、８ビツトのデータを４ビツトずつデータ入
力端子り。−Ｄヮから取込むａこのききに、データイン
プットレディ端子ＤＩＲの信号は低レベルとなる＠取り
込まれたデータはただちに２段目以降に順次シフトされ
、データインプットレディ端子ＤＩＲの信号が高レベル
にもどる。データがＦＩＦＯレジスタ悪□２．八代、２
の最終段まで達すると、ＦＩＦＯレジスタＭＭ２． Ｍ
Ｍ、のデータアウトプントレディ端子ＤＯＲの信号が立
上がシ、これがＦＩＦＯレジスタ店、３．思’１４のシ
フトイン端子Ｓｌに加えられ、この結果、ＦＩＦＯレジ
スタＭＭよ０． ｈｗ、２の最終段のデータ（データ出
力端子り。〜Ｄヮのデータ）がＦＩＫ）レジスタＭＭ、
、 ？）１Ｍ１４に転送され、転送が完了するとＦ■
ＦＯレジスタＭＭ、３． Ｍｈ（１４のデータイ／プツ
トレディ端子ＤＩＲの信号が立下がる◎この立下が９が
ＦＩＦＯレジスタＭＭ２０． ＭＭよ、のシフトアウト
入力端子ＳＯに入力され、ＦＩＦＯレジスタ薦、□。
Δ傷、２ｏ最終段のデータがシフトアウトされてなくな
る〇 その後、ＦＩＦＯレジスタｍ、３． ＭＭよ、に転送さ
れたデータはただちＶＣシフトされ、最終段重で達する
口このとき、ＦＩＦＯレジスタ朋、 、 ＭＭ、Ｌ４の
インプットレディ端子ＤＩＲの信号はデータが２段目に
７７トされたときに立上がり、データ人力可能となる０ ２つ目のクロックパルスがＦＩＦＯレジスタＩＩＩＩＭ
１１゜ＭＭ、のシフトイン端子ＳＩに入力屯れ兄と、２
番目のデータが取込まれ、上記と同様の動作によって順
次７７トされ、第１番目のデータの一つ手前の段で止ま
る。
る〇 その後、ＦＩＦＯレジスタｍ、３． ＭＭよ、に転送さ
れたデータはただちＶＣシフトされ、最終段重で達する
口このとき、ＦＩＦＯレジスタ朋、 、 ＭＭ、Ｌ４の
インプットレディ端子ＤＩＲの信号はデータが２段目に
７７トされたときに立上がり、データ人力可能となる０ ２つ目のクロックパルスがＦＩＦＯレジスタＩＩＩＩＭ
１１゜ＭＭ、のシフトイン端子ＳＩに入力屯れ兄と、２
番目のデータが取込まれ、上記と同様の動作によって順
次７７トされ、第１番目のデータの一つ手前の段で止ま
る。
そして、クロックパルスが入力される毎にデータを取込
み順次転送することになる◎ 一方、ＦＩＦＯレジスタ朋、３． ？ｋＩＭユ、のデー
タアウトプットレディ端子ＤＯＲの信号が高レベルとな
りている状態において、シフトアウト信号をシフトアウ
ト端子ＳＯに加えるとＦＩＦＯレジスタ八町。
み順次転送することになる◎ 一方、ＦＩＦＯレジスタ朋、３． ？ｋＩＭユ、のデー
タアウトプットレディ端子ＤＯＲの信号が高レベルとな
りている状態において、シフトアウト信号をシフトアウ
ト端子ＳＯに加えるとＦＩＦＯレジスタ八町。
へ、４の最終段のデータ（第１番目に入力されたもの）
がシフトアウトされ、この後、各データが順次シフトさ
れ、第２番目に入力されたデータが最終段に現われるこ
とになる０このように、７７トアウト信号を繰り返しシ
フトアウト端子ＳＯに人力することによって、各データ
が入力されたｊ＠にデータ出力端子り。−Ｄ７ＶＣ現わ
れることになる。なお、シフトアウト信号は、ＣＰＵＩ
から与えられるものである＠ＦＩＦＯレジスタＭＭ２も
上記と同じ構成である。
がシフトアウトされ、この後、各データが順次シフトさ
れ、第２番目に入力されたデータが最終段に現われるこ
とになる０このように、７７トアウト信号を繰り返しシ
フトアウト端子ＳＯに人力することによって、各データ
が入力されたｊ＠にデータ出力端子り。−Ｄ７ＶＣ現わ
れることになる。なお、シフトアウト信号は、ＣＰＵＩ
から与えられるものである＠ＦＩＦＯレジスタＭＭ２も
上記と同じ構成である。
このように、この実施例は、比較的長い周期で入力され
るデータをＦＩＦＯレジスタ八法ｆへ、八代、に順次蓄
積し、 ＦＩＦＯレジスタＭＭ２． ＭＲ（、内に一定
数のデータが蓄積されたときにＣＰＵ １に対して割込
み信号を与えることによりＦＩＦＯレジスタ思１□。
るデータをＦＩＦＯレジスタ八法ｆへ、八代、に順次蓄
積し、 ＦＩＦＯレジスタＭＭ２． ＭＲ（、内に一定
数のデータが蓄積されたときにＣＰＵ １に対して割込
み信号を与えることによりＦＩＦＯレジスタ思１□。
ＭＩＴ１２から高速で順次読み出してＣＰＵ １へ送る
よう圧したため、ＣＰＵ １はＦＩＦＯレジスタＭ？Ｖ
１□、高１２にデータが一定数蓄えられたときにのみＰ
ＩＦＯしジスタＭＭ０． ｉｓＩＭｚをアクセスしてそ
れからデータをまとめて高速に読み出すだけでよく、従
来例のよつに一つのデータが入力ボートに送られる毎に
入力ボートをアクセスする必要がなくなり、例えばデー
タが３２個入力される毎に１回ＦＩＦＯレジスタ取□、
ＮＷ２をアクセスするだけでよく、データ取り込みのた
めのＣＰＵ １の負担が軽減され、他の演算動作を十分
に行うことができる。
よう圧したため、ＣＰＵ １はＦＩＦＯレジスタＭ？Ｖ
１□、高１２にデータが一定数蓄えられたときにのみＰ
ＩＦＯしジスタＭＭ０． ｉｓＩＭｚをアクセスしてそ
れからデータをまとめて高速に読み出すだけでよく、従
来例のよつに一つのデータが入力ボートに送られる毎に
入力ボートをアクセスする必要がなくなり、例えばデー
タが３２個入力される毎に１回ＦＩＦＯレジスタ取□、
ＮＷ２をアクセスするだけでよく、データ取り込みのた
めのＣＰＵ １の負担が軽減され、他の演算動作を十分
に行うことができる。
なお、上記実施例は８ビツト３２段のＦＩＦＯレジスタ
ｈｈ２． ＭＭ２１用いたが、ビット数および段数は上
記に限定されることはない〇 この発明の＃！２０実施例を第３図および第４図に基づ
いて説明する。このデータ入力インタフェイス回路は、
第３図に示すように、ＦＩＦＯレジスタＭＭ２． ＭＭ
、のデータ入力端にチャタリング除去回路ＣＡを設けた
ものでめる０チャタリング除去回路ＣＡは、第４図に示
すよりなＣＲ績分回路（抵抗Ｒユ、Ｒ２，コンデンサＣ
工）で構成されている（１ビツト分のみ示す）０ このように、この実施例は、ＦＩＦＯレジスタ匹、。
ｈｈ２． ＭＭ２１用いたが、ビット数および段数は上
記に限定されることはない〇 この発明の＃！２０実施例を第３図および第４図に基づ
いて説明する。このデータ入力インタフェイス回路は、
第３図に示すように、ＦＩＦＯレジスタＭＭ２． ＭＭ
、のデータ入力端にチャタリング除去回路ＣＡを設けた
ものでめる０チャタリング除去回路ＣＡは、第４図に示
すよりなＣＲ績分回路（抵抗Ｒユ、Ｒ２，コンデンサＣ
工）で構成されている（１ビツト分のみ示す）０ このように、この実施例は、ＦＩＦＯレジスタ匹、。
ＭＭ２の前段にチャタリング除去回路ＣＡをそれぞれ設
けたため、キーボードやリレーなどからデータを入力す
る場合に、チャタリングによる誤データの取り込みを防
止することができ、チャタリングを含むデータを誤りな
く正確に取り込むことができる０ この発明の第３の実施例を第５図に基づいて説明する０
このデータ入力インタフェイス回路は、第４図に示した
チャタリ７グ防止回路ＣＡＫ代えて、チャタリング除去
回路ＣＡ’を用いたものである０このチャタリング除去
回路ＣＡ’は、発振器Ｏ５Ｃからのクロックパルスのサ
ングリフグ周期によってチャタリングを除去するもので
ある。具体的には、縦続接続した２個のＤ７リツプ７コ
ツプＤＦＦよ。
けたため、キーボードやリレーなどからデータを入力す
る場合に、チャタリングによる誤データの取り込みを防
止することができ、チャタリングを含むデータを誤りな
く正確に取り込むことができる０ この発明の第３の実施例を第５図に基づいて説明する０
このデータ入力インタフェイス回路は、第４図に示した
チャタリ７グ防止回路ＣＡＫ代えて、チャタリング除去
回路ＣＡ’を用いたものである０このチャタリング除去
回路ＣＡ’は、発振器Ｏ５Ｃからのクロックパルスのサ
ングリフグ周期によってチャタリングを除去するもので
ある。具体的には、縦続接続した２個のＤ７リツプ７コ
ツプＤＦＦよ。
ＤＦＦ２とアンドゲートＡＮ３． ＡＮ、とオアゲート
ＯＲよとで構成されている〇 動作について説明すると、Ｄ７リツプ７０ｙプＤＦＦ工
にラッチされたデータは１クロンク遅れてＤッリッグ７
０ツブＤＦＦ２にラッチされることになる０したがって
、初段のＤ ７１Ｊツブ７ａクプＤＦＦ工にラッチされ
るデータが変化すれば、このデータの変化が１りａツク
遅、れて次段のＤフリップフロップＤＦＦ２に送られる
ことになるσこのため、データがチャタリング等によっ
て変化している期間両りフリップ７ｏツブＤＦＦユ、
ＤＦＦ、のデータは互いに反転したデータとなるため、
両Ｄフリップフロップ’ＤＦＦ 、 ＤＦＦ、のアン
ドをとれば、この期間は必ずＬレベルとなり、チャタリ
ングによるデータ変動は除去される。すなわち、Ｄ；ｙ
ｌＪツブ７０ツブＤＦＦ工に入力されるデータが２クロ
ックパルス期間連続してＨであるときにのみアンド出力
がＨとなり、それ以外はすべて出力がＬとなる。したか
って、入力されるデータがＬからＨへ変化したときには
、正常時は１クロツタ期間遅れてアンド出力がＨとなり
、チャタリングがあるときはチャタリングがおさまった
ＯちＨとなる。一方、入力されるデータがＨからＬＫ変
化したときには、正常時およびチャタリング時にかかわ
らず、いったんたたちにＬに変化することになる〇 この実施例の効果は前述の実施例と同様である０〔発明
の効果〕 第１の発明のデータ入カインタフェイス回ｔｖ ｔｐ、
。
ＯＲよとで構成されている〇 動作について説明すると、Ｄ７リツプ７０ｙプＤＦＦ工
にラッチされたデータは１クロンク遅れてＤッリッグ７
０ツブＤＦＦ２にラッチされることになる０したがって
、初段のＤ ７１Ｊツブ７ａクプＤＦＦ工にラッチされ
るデータが変化すれば、このデータの変化が１りａツク
遅、れて次段のＤフリップフロップＤＦＦ２に送られる
ことになるσこのため、データがチャタリング等によっ
て変化している期間両りフリップ７ｏツブＤＦＦユ、
ＤＦＦ、のデータは互いに反転したデータとなるため、
両Ｄフリップフロップ’ＤＦＦ 、 ＤＦＦ、のアン
ドをとれば、この期間は必ずＬレベルとなり、チャタリ
ングによるデータ変動は除去される。すなわち、Ｄ；ｙ
ｌＪツブ７０ツブＤＦＦ工に入力されるデータが２クロ
ックパルス期間連続してＨであるときにのみアンド出力
がＨとなり、それ以外はすべて出力がＬとなる。したか
って、入力されるデータがＬからＨへ変化したときには
、正常時は１クロツタ期間遅れてアンド出力がＨとなり
、チャタリングがあるときはチャタリングがおさまった
ＯちＨとなる。一方、入力されるデータがＨからＬＫ変
化したときには、正常時およびチャタリング時にかかわ
らず、いったんたたちにＬに変化することになる〇 この実施例の効果は前述の実施例と同様である０〔発明
の効果〕 第１の発明のデータ入カインタフェイス回ｔｖ ｔｐ、
。
比較的長い周期で順次到来するデータを先入れ先出しレ
ジスタに蓄え、先入れ先出しレジスタにデータが複数蓄
えられたときにＣＰＵにデータ読み出しのための割込み
信号を与えるようにしたため、ＣＰＵが複数個のデータ
を１度のアクセス動作でまとめて高速に読み出すことか
で＠、ＣＰＵにおけるアクセス周期が長くなって回数が
減少し、ＣＰＵにおけるデータ取り込みのための負担が
軽減されることにな）、他の演算動作をＣＰＵが十分に
行うことができるＯ Ｍ２の発明のデータ入力インタフェイス回路は、先入れ
先出しレジスタのデータ入力端にチャタリング除去回路
を設けたため、チャタリングを有するデータを誤りなく
正確に取り込むことができる。
ジスタに蓄え、先入れ先出しレジスタにデータが複数蓄
えられたときにＣＰＵにデータ読み出しのための割込み
信号を与えるようにしたため、ＣＰＵが複数個のデータ
を１度のアクセス動作でまとめて高速に読み出すことか
で＠、ＣＰＵにおけるアクセス周期が長くなって回数が
減少し、ＣＰＵにおけるデータ取り込みのための負担が
軽減されることにな）、他の演算動作をＣＰＵが十分に
行うことができるＯ Ｍ２の発明のデータ入力インタフェイス回路は、先入れ
先出しレジスタのデータ入力端にチャタリング除去回路
を設けたため、チャタリングを有するデータを誤りなく
正確に取り込むことができる。
第１図はこの発明の第１の実施例のブロック図、第２図
はその詳細なブロック図、第３図はこの発明の第２の実
施例のブロック図、第４図はその要部の詳細回路図、第
５図はこの発明の第ｉの実施例の要部の詳細回路図、第
６図は一般的なコンピュータシステムの構成図である。 謁１□１犯イ、・・・ＦＩＦＯレジスタ（先入れ先出し
レジスタ）、ＣＴ・・・カウンタ（割込み信号発生手段
）、Ｏ５Ｃ・・・発振器（クロックパルス発生手段）、
１・・・ＰＵ 第１図 第４図 第５図 第６図
はその詳細なブロック図、第３図はこの発明の第２の実
施例のブロック図、第４図はその要部の詳細回路図、第
５図はこの発明の第ｉの実施例の要部の詳細回路図、第
６図は一般的なコンピュータシステムの構成図である。 謁１□１犯イ、・・・ＦＩＦＯレジスタ（先入れ先出し
レジスタ）、ＣＴ・・・カウンタ（割込み信号発生手段
）、Ｏ５Ｃ・・・発振器（クロックパルス発生手段）、
１・・・ＰＵ 第１図 第４図 第５図 第６図
Claims (4)
- （１）クロックパルス発生手段と、このクロックパルス
発生手段からのクロックパルスが入力される毎にデータ
を取り込む先入れ先出しレジスタと、この先入れ先出し
レジスタにデータが所定数蓄えられたことを検出してデ
ータ読み出しのための割込み信号を発生して中央処理装
置に与える割込み信号発生手段とを備えたデータ入力イ
ンタフェイス回路。 - （２）クロックパルス発生手段と、このクロックパルス
発生手段からのクロックパルスが入力される毎にデータ
を取り込む先入れ先出しレジスタと、この先入れ先出し
レジスタにデータが所定数蓄えられたことを検出してデ
ータ読み出しのための割込み信号を発生して中央処理装
置に与える割込み信号発生手段と、前記先入れ先出しレ
ジスタのデータ入力端に設けたチャタリング除去回路と
を備えたデータ入力インタフェイス回路。 - （３）前記チャタリング除去回路はコンデンサおよび抵
抗よりなる積分回路で構成している特許請求の範囲第（
２）項記載のデータ入力インタフェイス回路。 - （４）前記チャタリング除去回路は、縦続接続されて前
記クロックパルスに応答してデータをラッチする第１お
よび第２のＤフリップフロップと、この第１および第２
のＤフリップフロップの出力の論理積をとるアンドゲー
トとで構成している特許請求の範囲第（２）項記載のデ
ータ入力インタフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176108A JPS6154533A (ja) | 1984-08-24 | 1984-08-24 | デ−タ入力インタフエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176108A JPS6154533A (ja) | 1984-08-24 | 1984-08-24 | デ−タ入力インタフエイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6154533A true JPS6154533A (ja) | 1986-03-18 |
Family
ID=16007827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176108A Pending JPS6154533A (ja) | 1984-08-24 | 1984-08-24 | デ−タ入力インタフエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01315859A (ja) * | 1987-12-31 | 1989-12-20 | Texas Instr Inc <Ti> | 通信用インタフェース付きプロセッサ |
-
1984
- 1984-08-24 JP JP59176108A patent/JPS6154533A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01315859A (ja) * | 1987-12-31 | 1989-12-20 | Texas Instr Inc <Ti> | 通信用インタフェース付きプロセッサ |
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