JPS6158043A - レジスタアドレス変換回路 - Google Patents
レジスタアドレス変換回路Info
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- JPS6158043A JPS6158043A JP15821084A JP15821084A JPS6158043A JP S6158043 A JPS6158043 A JP S6158043A JP 15821084 A JP15821084 A JP 15821084A JP 15821084 A JP15821084 A JP 15821084A JP S6158043 A JPS6158043 A JP S6158043A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、命令語中のレジスタフィールドによりアドレ
ッシングされ、この命令語によりアクセスされる一群の
レジスタを有する情報処理装置におげるレジスタアドレ
ス変換回路に関する。
ッシングされ、この命令語によりアクセスされる一群の
レジスタを有する情報処理装置におげるレジスタアドレ
ス変換回路に関する。
汎用電子計算段等の情報処理装置には、／Ａ算や−特記
・臆等のため、１ないし複数の汎用のレジスタをその内
部に持っている。一方、情報処理装置の高性能化、高礪
能化に伴ない、従来のハードワイ−１・−ド【Ｊシック
からマイクロプログラム制御方式が多く採用されるよう
になってきた。このマイクロプログラム方式の情報処理
装置では、通常の汎用レジスタの他に、外部装置や制御
対象の回路等のインタフェース用のレジスタやフリップ
フロップがマイクロプログラムにより汎用レジスタのよ
うに扱われることが普通に行われている。また、ＬＳＩ
技術の進歩により多くのレジスタ頬をこれらの情報処理
装置中に持てるようになり、特に高速アクセスを要求さ
れる用途では、レジスタがローカルメモリ的に使われる
場合もある。
・臆等のため、１ないし複数の汎用のレジスタをその内
部に持っている。一方、情報処理装置の高性能化、高礪
能化に伴ない、従来のハードワイ−１・−ド【Ｊシック
からマイクロプログラム制御方式が多く採用されるよう
になってきた。このマイクロプログラム方式の情報処理
装置では、通常の汎用レジスタの他に、外部装置や制御
対象の回路等のインタフェース用のレジスタやフリップ
フロップがマイクロプログラムにより汎用レジスタのよ
うに扱われることが普通に行われている。また、ＬＳＩ
技術の進歩により多くのレジスタ頬をこれらの情報処理
装置中に持てるようになり、特に高速アクセスを要求さ
れる用途では、レジスタがローカルメモリ的に使われる
場合もある。
このような、レジスタやメモリからなるレジスタ群に対
するアクセス方法として従来から種々の手法が用途に応
じて提案されているが、これらはいずれも、第４図に示
すように、命令語中にレジスタフ、ｆ−ルドを設ける方
式のものである。
するアクセス方法として従来から種々の手法が用途に応
じて提案されているが、これらはいずれも、第４図に示
すように、命令語中にレジスタフ、ｆ−ルドを設ける方
式のものである。
第４図に示した命令レジスタ１１において、０Ｐ ｃｏ
ｄｅは命令コードを格納する命令コードフィールド、Ｒ
ａとＲｂはアドレスを１各納するレジスタフィールドで
１個以上複数個設けられている。このレジスタフィール
ドＲａ、Ｒｂでアドレッシングすることにより、図示し
ないメモリやレジスタ等のレジスタ群の中の命令で操作
する対象にアクセスを行っている。
ｄｅは命令コードを格納する命令コードフィールド、Ｒ
ａとＲｂはアドレスを１各納するレジスタフィールドで
１個以上複数個設けられている。このレジスタフィール
ドＲａ、Ｒｂでアドレッシングすることにより、図示し
ないメモリやレジスタ等のレジスタ群の中の命令で操作
する対象にアクセスを行っている。
このように、従来のレジスタ群へのアクセスは、通常命
令語中のレジスタフィールドによって指定されていたの
で、このレジスタフ、ｆ−ルドの内容を変えない限りア
クセスするレジスタ群中の対象を任意に選択できなかっ
た。このことは、前述のよ・うに、レジスタ群の構成や
用途が多様化している場合に、プログラム作成上大きな
制約となるので不都合であった。
令語中のレジスタフィールドによって指定されていたの
で、このレジスタフ、ｆ−ルドの内容を変えない限りア
クセスするレジスタ群中の対象を任意に選択できなかっ
た。このことは、前述のよ・うに、レジスタ群の構成や
用途が多様化している場合に、プログラム作成上大きな
制約となるので不都合であった。
（発明の目的〕
本発明の目的は、従来のレジスタ群アドレス方式の欠点
を解消し、命令語中のレジスタフィールドを保存したま
ま、レジスタフィールドのアドレスに加えて他のアドレ
スを合成することにより、レジスタ群の任意の対象をア
クセスすることのできるレジスタアドレス変換回路を提
供するにある。
を解消し、命令語中のレジスタフィールドを保存したま
ま、レジスタフィールドのアドレスに加えて他のアドレ
スを合成することにより、レジスタ群の任意の対象をア
クセスすることのできるレジスタアドレス変換回路を提
供するにある。
本発明は、前記目的を達成するために、 命令語中のレ
ジスタフィールドにアドレッシングされ、前記命令語に
よりアクセスされるレジスタ群を有する情報処理装置に
おげるレジスタアドレス変換回路であって、前記命令語
によつてセットされる少なくともｌ閲のアドレスオフセ
ットレジスタと、前記レジスタ群の全体又はその一部に
対応して設けられ、かつ、前記アドレスオフセットレジ
スタの内容と前記命令語によって指示されたレジスタフ
ィールドのアドレスからアドレスを合成する少なくとも
１１１１ｉ＋のアドレス合成手段を備え、これにより、
前記レジスタフィールドの内容に変更を加えることなく
、このアドレス合成手段の出力により前記レジスタ群の
全体又は一部をアドレッシングできるようにしたことを
特徴とする。
ジスタフィールドにアドレッシングされ、前記命令語に
よりアクセスされるレジスタ群を有する情報処理装置に
おげるレジスタアドレス変換回路であって、前記命令語
によつてセットされる少なくともｌ閲のアドレスオフセ
ットレジスタと、前記レジスタ群の全体又はその一部に
対応して設けられ、かつ、前記アドレスオフセットレジ
スタの内容と前記命令語によって指示されたレジスタフ
ィールドのアドレスからアドレスを合成する少なくとも
１１１１ｉ＋のアドレス合成手段を備え、これにより、
前記レジスタフィールドの内容に変更を加えることなく
、このアドレス合成手段の出力により前記レジスタ群の
全体又は一部をアドレッシングできるようにしたことを
特徴とする。
本発明の実施例を図面を参照して説明する。第１図は本
発明の一実施例をブロック図で示したものであり、第２
図はアドレスレジスタのアドレス空間の説明図、第３図
は第１図の実施例によるレジスタセント内のアドレス変
化の説明図である。
発明の一実施例をブロック図で示したものであり、第２
図はアドレスレジスタのアドレス空間の説明図、第３図
は第１図の実施例によるレジスタセント内のアドレス変
化の説明図である。
第１図において、１１は第４図と同じ命令レジスタで、
ＯＰ ｃｏｄｅば命令コードフィールド、ＲａとＲｂは
レジスタフィールドである。実施例でばＲａはリードア
ドレス用、Ｒｂはライトアドレス用である。 １２ば命
令コードを復号する命令デコーダ、１３ａ及び１３ｂは
レジスタフィールドＲａ及びＲｂ中の各レジスタセット
選択コードＲＳ及びＷＳを復号するレジスタセント選択
デコーダ、１４は内部バス、１５ａ及び１５ｂは２ 個
のレジスタ領域を有するレジスタセット、１６ａ及び１
６ｂはレジスタセット選択デコーダ１３ ａの出力で制
御されてレジスタセットｔＳａ及び１５ｂと内部バス１
４との接続を選択制御する出力イネーブル回路、１７ａ
及び１７ｂはレジスタフィールドＲａから読み出された
リードアドレスＲΔを一特記１意するリードアドレスレ
ジスタ、１８ａ及び１８ｂばレジスタフィールドＲｂか
ら読み出されたライトアドレスＷＡを一時記憶するライ
トアドレスレジスタ、１９はアドレスオフセット量を格
納するアドレスオフセットレジスタ、２０ａ及び２０ｂ
はレジスタフィールドＲａのリードアドレスとアドレス
オフセフＩ・を加算する加算回路、２１ａ及び２１ｂは
レジスタフィールドＲｈのライトアドレスとアドレスオ
フセットを加算する加算回路、２２はアドレスオフセッ
トレジスタ・イネーブル１８号（ＡＯＲ−ＥＮＢ）によ
りアドレスオフセットレジスタ１９から読み出されたア
ドレスオフセフＩ・と加算回路２０ａ、２０ｂ及び加算
回路２１ａ、２１ｂとの接続を選択する選択回路、ＲΔ
ａ及びＲＡＩ）はレジスタセフＩ−１５ａ及び１５ｂに
対するライトアドレス、ＷＥａ及びＷＥｂばレジスタセ
フｈ １５ ａ及び１５ｂに対するライトイネーブル信
号、Ｗへａ及びＷ八すはレジスタセフＩ−１５ａ及び１
５ｂに対するライＩ・アドレス、ＲＷ ａ 及びＲＷｂ
ばレジスタセットｉ５ａ及び１５ｂに対するレジスタラ
イト信号である。なお、図示のレジスタセットはレジス
タ群の一部を示したもので、各加算回路はレジスタ群の
全体又は一部に対応して設けられている。
ＯＰ ｃｏｄｅば命令コードフィールド、ＲａとＲｂは
レジスタフィールドである。実施例でばＲａはリードア
ドレス用、Ｒｂはライトアドレス用である。 １２ば命
令コードを復号する命令デコーダ、１３ａ及び１３ｂは
レジスタフィールドＲａ及びＲｂ中の各レジスタセット
選択コードＲＳ及びＷＳを復号するレジスタセント選択
デコーダ、１４は内部バス、１５ａ及び１５ｂは２ 個
のレジスタ領域を有するレジスタセット、１６ａ及び１
６ｂはレジスタセット選択デコーダ１３ ａの出力で制
御されてレジスタセットｔＳａ及び１５ｂと内部バス１
４との接続を選択制御する出力イネーブル回路、１７ａ
及び１７ｂはレジスタフィールドＲａから読み出された
リードアドレスＲΔを一特記１意するリードアドレスレ
ジスタ、１８ａ及び１８ｂばレジスタフィールドＲｂか
ら読み出されたライトアドレスＷＡを一時記憶するライ
トアドレスレジスタ、１９はアドレスオフセット量を格
納するアドレスオフセットレジスタ、２０ａ及び２０ｂ
はレジスタフィールドＲａのリードアドレスとアドレス
オフセフＩ・を加算する加算回路、２１ａ及び２１ｂは
レジスタフィールドＲｈのライトアドレスとアドレスオ
フセットを加算する加算回路、２２はアドレスオフセッ
トレジスタ・イネーブル１８号（ＡＯＲ−ＥＮＢ）によ
りアドレスオフセットレジスタ１９から読み出されたア
ドレスオフセフＩ・と加算回路２０ａ、２０ｂ及び加算
回路２１ａ、２１ｂとの接続を選択する選択回路、ＲΔ
ａ及びＲＡＩ）はレジスタセフＩ−１５ａ及び１５ｂに
対するライトアドレス、ＷＥａ及びＷＥｂばレジスタセ
フｈ １５ ａ及び１５ｂに対するライトイネーブル信
号、Ｗへａ及びＷ八すはレジスタセフＩ−１５ａ及び１
５ｂに対するライＩ・アドレス、ＲＷ ａ 及びＲＷｂ
ばレジスタセットｉ５ａ及び１５ｂに対するレジスタラ
イト信号である。なお、図示のレジスタセットはレジス
タ群の一部を示したもので、各加算回路はレジスタ群の
全体又は一部に対応して設けられている。
次に第１図の動作を説明する。命令レジスタ１１は他の
命令レジスタとともに図示しない主記憶装置を構成し、
プログラムの進行とともに順次読み出しが行われる。命
令コードＯＰ ｃｏｄｅｌＪ＜読み出されると、命令デ
コーダ１２により復号され所望の操作に必要な各種の命
令を出力する。リードアドレス用のレジスタフィールド
Ｒａが読み出されると、選択コードＲ３はレジスタセッ
ト選択デコーダ１３ａにより復号され、その内容により
出力イネーブル回路１６ａと１６ｂのいずれかをイネー
ブルする。リードアドレスＲＡば、リードアドレスレジ
スタ１７ａ及び１７ｂに書き込まれる。
命令レジスタとともに図示しない主記憶装置を構成し、
プログラムの進行とともに順次読み出しが行われる。命
令コードＯＰ ｃｏｄｅｌＪ＜読み出されると、命令デ
コーダ１２により復号され所望の操作に必要な各種の命
令を出力する。リードアドレス用のレジスタフィールド
Ｒａが読み出されると、選択コードＲ３はレジスタセッ
ト選択デコーダ１３ａにより復号され、その内容により
出力イネーブル回路１６ａと１６ｂのいずれかをイネー
ブルする。リードアドレスＲＡば、リードアドレスレジ
スタ１７ａ及び１７ｂに書き込まれる。
ライトアドレス用のレジスタフィールドＲｂが読み出さ
れると、選択コードＷＳはレジスタセット選択デコーダ
１３ｂにより復号され、その内容によりレジスタセット
１５ａに対するライトイネーブル信号ＷＥａ又はレジス
タセット１５ａに対するライトイネーブル信号ＷＥｂを
出力する。ライトアドレスＷＡは、ライトアドレスレジ
スタ１８ａ及び１８ｂに書き込まれる。この実Ｊｆ！ｕ
ｌｊでは、選択コードＲ３により出力イネーブル回路１
６ａがイネーブルされてレジスタセット１５ａが内部バ
ス１４に接続され、レジスタセフＩ−１５ａに対し読み
出し及び書き込みが行われるものとする。
れると、選択コードＷＳはレジスタセット選択デコーダ
１３ｂにより復号され、その内容によりレジスタセット
１５ａに対するライトイネーブル信号ＷＥａ又はレジス
タセット１５ａに対するライトイネーブル信号ＷＥｂを
出力する。ライトアドレスＷＡは、ライトアドレスレジ
スタ１８ａ及び１８ｂに書き込まれる。この実Ｊｆ！ｕ
ｌｊでは、選択コードＲ３により出力イネーブル回路１
６ａがイネーブルされてレジスタセット１５ａが内部バ
ス１４に接続され、レジスタセフＩ−１５ａに対し読み
出し及び書き込みが行われるものとする。
したがって、ライトイネーブル信号ＷＥａがレジスタセ
ット１５ａに加えられる。
ット１５ａに加えられる。
アドレスオフセットレジスタ１９には、リードアドレス
ＲＡ及びライトアドレスＷへを変換するためのアドレス
オフセットΔ０が外部から又は命令コードＯＰ ｃｏｄ
ｅにより格納されている。選択回路２２に加えられるア
ドレスオフセットレジスタ・イネーブル（ｉ号ＡＯＲ−
ＥＮＢによりアドレスオフセフＩ・レジスタ１９から読
み出されたアドレスオフセフ）ＡＯが、加算回路２０
ａ 、、 ２１ ａ又は加算回路２０１）、２１ｂに加
えられる。実施例ではアドレスオフセットＡＯば加算回
路２０ａ及び２１ ａに加えられるとする。
ＲＡ及びライトアドレスＷへを変換するためのアドレス
オフセットΔ０が外部から又は命令コードＯＰ ｃｏｄ
ｅにより格納されている。選択回路２２に加えられるア
ドレスオフセットレジスタ・イネーブル（ｉ号ＡＯＲ−
ＥＮＢによりアドレスオフセフＩ・レジスタ１９から読
み出されたアドレスオフセフ）ＡＯが、加算回路２０
ａ 、、 ２１ ａ又は加算回路２０１）、２１ｂに加
えられる。実施例ではアドレスオフセットＡＯば加算回
路２０ａ及び２１ ａに加えられるとする。
加算回路２０ａは、リードアドレスレジスタ１７ａのリ
ードアドレスＲＡとアドレスオフセットレジスタ１９の
アドレスオフセフＩ−Ａ Ｏを加算して新たなリードア
ドレスＲΔａを合成してレジスタセット１５ａに対する
リードアドレスとする。
ードアドレスＲＡとアドレスオフセットレジスタ１９の
アドレスオフセフＩ−Ａ Ｏを加算して新たなリードア
ドレスＲΔａを合成してレジスタセット１５ａに対する
リードアドレスとする。
また、加算回路２１ａば、ライトアドレスレジスタ１８
ａのライドアドレスＷＡとアドレスオフセットＡＯを加
算して新たなライトアドレスＷΔａを合成してレジスタ
セット１５ａに対するライトアドレスとする。
ａのライドアドレスＷＡとアドレスオフセットＡＯを加
算して新たなライトアドレスＷΔａを合成してレジスタ
セット１５ａに対するライトアドレスとする。
レジスタフィールドＲａ及びＲｂのリードアドレスＲＡ
及びライトアドレスＷＡがｎビットである場合、そのア
ドレス空間ＡＳは、第２図に示すように２ 個のアドレ
ス領域を有し、２ 個のアドレス領域からなるレジスタ
セット１５ ａ及び１５ｂはアドレス空間へ・Ｓの一部
を占めている。
及びライトアドレスＷＡがｎビットである場合、そのア
ドレス空間ＡＳは、第２図に示すように２ 個のアドレ
ス領域を有し、２ 個のアドレス領域からなるレジスタ
セット１５ ａ及び１５ｂはアドレス空間へ・Ｓの一部
を占めている。
加算回路２０ａ、２１ａによりリードアドレスＲＡ及び
ライトアドレスＷＡとアドレスオフセフ１− ＡＯを加
算することにより、アドレス空間ＡＳ内の他のアドレス
領域ををアクセスすることができるし、また同じアドレ
スセント内の他のアドレス領域をアクセスさせることが
できる。
ライトアドレスＷＡとアドレスオフセフ１− ＡＯを加
算することにより、アドレス空間ＡＳ内の他のアドレス
領域ををアクセスすることができるし、また同じアドレ
スセント内の他のアドレス領域をアクセスさせることが
できる。
第３図は、同じアドレスセット内の他のアドレス領域を
アクセスする場合の一例を示したものである。図の（Ａ
）には、ＡＯＲ−ＥＮＢ信号がオフ、すなわちアドレス
オフセラｌ−Ａ Ｏが加算回路２Ｑａ、２１ａに加えら
れない場合におげるレジスタセラｌ−１５３の物理アド
レスと、その左側に加算回路２０ａ、２１ａから出力さ
れる合成アドレスである論理アドレスが示されている。
アクセスする場合の一例を示したものである。図の（Ａ
）には、ＡＯＲ−ＥＮＢ信号がオフ、すなわちアドレス
オフセラｌ−Ａ Ｏが加算回路２Ｑａ、２１ａに加えら
れない場合におげるレジスタセラｌ−１５３の物理アド
レスと、その左側に加算回路２０ａ、２１ａから出力さ
れる合成アドレスである論理アドレスが示されている。
この場合は当然物理アドレスと論理アドレスは一致する
。
。
図の（Ｂ）には、Δ０Ｒ−２ＮＢ信号がオンになり、ア
ドレスオフセットＡＯとして最も簡単な「１」が加算さ
れた場合におげるレジスタセット１５ａの物理アドレス
と、その左側に加算回路２０ａ （又は２１ａ）から出
力される合成アドレスである論理アドレスが示されてい
る。
ドレスオフセットＡＯとして最も簡単な「１」が加算さ
れた場合におげるレジスタセット１５ａの物理アドレス
と、その左側に加算回路２０ａ （又は２１ａ）から出
力される合成アドレスである論理アドレスが示されてい
る。
このようにして、元のリードアドレスＲＡ及びライトア
ドレスＷへの他、アドレスオフセット八〇だけモディフ
ァイされた論理アドレスを合成することかできる。
ドレスＷへの他、アドレスオフセット八〇だけモディフ
ァイされた論理アドレスを合成することかできる。
また命令によって、すなわちＱ Ｐ ｃｏｄｅによって
アドレスオフセットレジスタ１９の内容を書き替えるこ
とにより、同一命令で異なるレジスタのアドレスを使用
できるよ・うになる。
アドレスオフセットレジスタ１９の内容を書き替えるこ
とにより、同一命令で異なるレジスタのアドレスを使用
できるよ・うになる。
前述の実施例では、アドレスオフセラ１−ΔＯが各アド
レスレジスタ２０ａ、２０ｂ、２１ａ、２１ｂ等に共通
のものとなっているが、Δ０Ｒ−ＥＮ Ｂ 信号のビッ
ト数を増すことにより、各アドレスレジスタ２０ａ、２
０ｂ、２１ａ、２１ｂ等に別個に加算したり、特定のア
ドレスレジスタのグループだけに加算するようにするこ
とができる。
レスレジスタ２０ａ、２０ｂ、２１ａ、２１ｂ等に共通
のものとなっているが、Δ０Ｒ−ＥＮ Ｂ 信号のビッ
ト数を増すことにより、各アドレスレジスタ２０ａ、２
０ｂ、２１ａ、２１ｂ等に別個に加算したり、特定のア
ドレスレジスタのグループだけに加算するようにするこ
とができる。
さらに、アドレスオフセットレジスタ１９を複数個設け
ることにより、各アドレスレジスタに異なるアドレスオ
フセットを加算して異なる論理アドレスを合成すること
ができる。なお、レジスタセットは図示のＨｌｌｉｌに
限定されるものでなく、図示のレジスタセットはレジス
タ群の一部を示したものであって、各加算回路はレジス
タ群の全体又は一部に対応して設けられていることは、
既に述ぺたとおりである。
ることにより、各アドレスレジスタに異なるアドレスオ
フセットを加算して異なる論理アドレスを合成すること
ができる。なお、レジスタセットは図示のＨｌｌｉｌに
限定されるものでなく、図示のレジスタセットはレジス
タ群の一部を示したものであって、各加算回路はレジス
タ群の全体又は一部に対応して設けられていることは、
既に述ぺたとおりである。
以上説明したように、本発明は命令中に含まれるレジス
タのアドレスを命令によってセラＩ・されるアドレスオ
フセットレジスタによりモディファイして論理アドレス
を合成することにより、同一命令で異なるレジスタ領域
をアドレッシングすることができる。アドレスオフセッ
トレジスタの内容を書き替えたり、アドレスオフセット
と合成されるレジスタのアドレスの組合せを変えること
により、アドレッシングの自由度をさらに大きくするこ
とができる。これにより、レジスタのアドレスの内容を
セーブしたすせずに多ｍプログラミングなどの高度なプ
ログラムの技法を使うことが可能となり、システムのス
ループットを大きく向上させることができる。また、ア
ドレスオフセラ１〜レジスダイネーブル（Δ０Ｒ−ＥＮ
Ｂ）信号を制御することにより、１ｊ；１述のような論
理アドレスを合成できるとともに、割込み処理などでア
ドレスオフセットレジスタの値を保存したまま、レジス
タフィールドの絶対アドレスで各レジスタセットをアク
セスすることができるので、きめ細かな処理が可能とな
る。
タのアドレスを命令によってセラＩ・されるアドレスオ
フセットレジスタによりモディファイして論理アドレス
を合成することにより、同一命令で異なるレジスタ領域
をアドレッシングすることができる。アドレスオフセッ
トレジスタの内容を書き替えたり、アドレスオフセット
と合成されるレジスタのアドレスの組合せを変えること
により、アドレッシングの自由度をさらに大きくするこ
とができる。これにより、レジスタのアドレスの内容を
セーブしたすせずに多ｍプログラミングなどの高度なプ
ログラムの技法を使うことが可能となり、システムのス
ループットを大きく向上させることができる。また、ア
ドレスオフセラ１〜レジスダイネーブル（Δ０Ｒ−ＥＮ
Ｂ）信号を制御することにより、１ｊ；１述のような論
理アドレスを合成できるとともに、割込み処理などでア
ドレスオフセットレジスタの値を保存したまま、レジス
タフィールドの絶対アドレスで各レジスタセットをアク
セスすることができるので、きめ細かな処理が可能とな
る。
第１図は本発明の一実施例の説明図、第２図はアトレジ
スタのアドレス空間の説明図、第３図は本発明によるレ
ジスタ内のアドレス変化の一例の説明図、第４図は従来
のアドレス方式の説明図である。 １１・・・命令レジスタ、１２・・・命令デコーダ、１
３ａ、１３ｂ・・・レジスタセット選択デコーダ、１４
・・・内部バス、１５ａ、１５ｂ・・・レジスタセット
、１６ａ、１６ｂ・・・出力イネーブル回路、１７ ａ
、。 １７Ｌ＋・・・リードアドレスレジスタ、１８ａ、１８
ｂ・・・ライトアドレスレジスタ、１９・・・アドレス
オフセットレジスタ、２０ａ、２０ｂ、２１ａ、２１ｂ
・・・加算回路、２２・・・選択回路。
スタのアドレス空間の説明図、第３図は本発明によるレ
ジスタ内のアドレス変化の一例の説明図、第４図は従来
のアドレス方式の説明図である。 １１・・・命令レジスタ、１２・・・命令デコーダ、１
３ａ、１３ｂ・・・レジスタセット選択デコーダ、１４
・・・内部バス、１５ａ、１５ｂ・・・レジスタセット
、１６ａ、１６ｂ・・・出力イネーブル回路、１７ ａ
、。 １７Ｌ＋・・・リードアドレスレジスタ、１８ａ、１８
ｂ・・・ライトアドレスレジスタ、１９・・・アドレス
オフセットレジスタ、２０ａ、２０ｂ、２１ａ、２１ｂ
・・・加算回路、２２・・・選択回路。
Claims (3)
- （１）命令語中のレジスタフィールドにアドレッシング
され、前記命令語によりアクセスされるレジスタ群を有
する情報処理装置におげるレジスタアドレス変換回路で
あって、前記命令語によってセットされる少なくとも１
個のアドレスオフセットレジスタと、前記レジスタ群の
全体又はその一部に対応して設けられ、かつ、前記アド
レスオフセットレジスタの内容と前記命令語によって指
示されたレジスタフィールドのアドレスからアドレスを
合成する少なくとも１個のアドレス合成手段を備え、こ
のアドレス合成手段の出力により前記レジスタ群の全体
又は一部をアドレッシングすることを特徴とするレジス
タアドレス変換回路。 - （２）前記アドレス合成手段が、前記アドレスオフセッ
トレジスタの内容と前記レジスタフィールドのアドレス
を加算してアドレスを合成する加算回路を有するもので
あることを特徴とする特許請求の範囲第１項記載のレジ
スタアドレス変換回路。 - （３）前記アドレス合成手段が、前記アドレスオフセッ
トレジスタの内容と前記レジスタフィールドのアドレス
を加算したアドレスと、前記レジスタフィールドのアド
レスのいずれか一方を選択して前記レジスタ群の全部又
は一部をアクセスする選択回路を備えていることを特徴
とする特許請求の範囲第１項記載のレジスタアドレス変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15821084A JPS6158043A (ja) | 1984-07-28 | 1984-07-28 | レジスタアドレス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15821084A JPS6158043A (ja) | 1984-07-28 | 1984-07-28 | レジスタアドレス変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158043A true JPS6158043A (ja) | 1986-03-25 |
Family
ID=15666685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15821084A Pending JPS6158043A (ja) | 1984-07-28 | 1984-07-28 | レジスタアドレス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276633A (ja) * | 1986-05-24 | 1987-12-01 | Hitachi Ltd | 記憶装置アクセス機構 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115389A (en) * | 1974-07-30 | 1976-02-06 | Anritsu Electric Co Ltd | Musenenkakusojusochi |
| JPS5464439A (en) * | 1977-10-31 | 1979-05-24 | Nec Corp | Address designation system |
| JPS55105761A (en) * | 1979-02-08 | 1980-08-13 | Toshiba Corp | Address conversion system |
-
1984
- 1984-07-28 JP JP15821084A patent/JPS6158043A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115389A (en) * | 1974-07-30 | 1976-02-06 | Anritsu Electric Co Ltd | Musenenkakusojusochi |
| JPS5464439A (en) * | 1977-10-31 | 1979-05-24 | Nec Corp | Address designation system |
| JPS55105761A (en) * | 1979-02-08 | 1980-08-13 | Toshiba Corp | Address conversion system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276633A (ja) * | 1986-05-24 | 1987-12-01 | Hitachi Ltd | 記憶装置アクセス機構 |
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