JPS616824A - 半導体基板目合せ法 - Google Patents
半導体基板目合せ法Info
- Publication number
- JPS616824A JPS616824A JP59126785A JP12678584A JPS616824A JP S616824 A JPS616824 A JP S616824A JP 59126785 A JP59126785 A JP 59126785A JP 12678584 A JP12678584 A JP 12678584A JP S616824 A JPS616824 A JP S616824A
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- Granted
Links
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
←産業上の利用分野）
本発明は半導体基板上合せ法に関し、特に誘電体分離の
半導体基板および集積回路形成用マスクに設けられる目
合せパターンの目合せ法に関する。
半導体基板および集積回路形成用マスクに設けられる目
合せパターンの目合せ法に関する。
（従来技術）
誘電体分離構造を用いた集積回路用半導体ウェーハは、
通常特公昭４５−１７９８８ （以下文献１と記す）に
示すような異方性エツチングと通常の多結晶シリコン成
長技術を用いて以下のように作成される。
通常特公昭４５−１７９８８ （以下文献１と記す）に
示すような異方性エツチングと通常の多結晶シリコン成
長技術を用いて以下のように作成される。
第５図〜第７図は従来の誘電体分離構造の集積回路用半
導体ウェーハの製造方法を説明するために工程順に示し
だ斜視図及び断面図である。すなわち、第５図において
１１は表面’ｔ−（１００）面とする単結晶シリコンの
ウェーハであシ、１２はフォトエツチング技術によシ窓
あけをされた５１０２の膜であシ、１３は文献１に示さ
れた技術によシ（’１００ ）面と（１１１）面とのエ
ツチング速度の差を利用して作成された（１１１）面を
側面とする■溝である。
導体ウェーハの製造方法を説明するために工程順に示し
だ斜視図及び断面図である。すなわち、第５図において
１１は表面’ｔ−（１００）面とする単結晶シリコンの
ウェーハであシ、１２はフォトエツチング技術によシ窓
あけをされた５１０２の膜であシ、１３は文献１に示さ
れた技術によシ（’１００ ）面と（１１１）面とのエ
ツチング速度の差を利用して作成された（１１１）面を
側面とする■溝である。
第６図は第５図のウェーハ表面全体に８１０２膜１２′
を作成した稜、通常は気相成長技術を用いて多結晶シリ
コン支持体１４を作成した状態である。
を作成した稜、通常は気相成長技術を用いて多結晶シリ
コン支持体１４を作成した状態である。
第７図は第６図のウェーハを裏面よシ研削しＶ溝の頂部
が現われた時点で表裏うらがえしたもの体１４中に配置
される。この単結晶Ｓｉ島中に拡散によりトランジスタ
、抵抗等を作成し集積回路とする。ここで第７図の誘電
体分離基板に上記拡散を行なう際に拡散による素子を単
結晶Ｓｉ島の所定の位置に１′７ｊ度よく作成する必要
があり、通常この目的で基板上に作成されたパターン（
以下目合せ・くクーンと記す）と拡散マスク上に作成さ
れた目合せパターンと金重ね合わせる（以下目合せと記
す）ことで位置合せを行なっている。
が現われた時点で表裏うらがえしたもの体１４中に配置
される。この単結晶Ｓｉ島中に拡散によりトランジスタ
、抵抗等を作成し集積回路とする。ここで第７図の誘電
体分離基板に上記拡散を行なう際に拡散による素子を単
結晶Ｓｉ島の所定の位置に１′７ｊ度よく作成する必要
があり、通常この目的で基板上に作成されたパターン（
以下目合せ・くクーンと記す）と拡散マスク上に作成さ
れた目合せパターンと金重ね合わせる（以下目合せと記
す）ことで位置合せを行なっている。
ここで基板上の目合せパターンとして第７図に断面を示
した単結晶Ｓｉ島を用いた場合には、この単結晶Ｓｉ島
の大きさが、研削の精度に依存することになる。第８図
にマスク上の図形とウェーハ上の図形を重ね合わせ九目
合せの状態を示す。
した単結晶Ｓｉ島を用いた場合には、この単結晶Ｓｉ島
の大きさが、研削の精度に依存することになる。第８図
にマスク上の図形とウェーハ上の図形を重ね合わせ九目
合せの状態を示す。
ここで２１はウェーハ上の図形２２はマスク上の図形で
あり２３は図形２１と２２の間にあらかじめ設けられた
許容精度に相当し通常問合せマージンとよばれている。
あり２３は図形２１と２２の間にあらかじめ設けられた
許容精度に相当し通常問合せマージンとよばれている。
ここで図形２１の大きさが研削の精度によって変化し、
特に大きくなった場合には目合せマージンの部分が変化
し、定められた精度の位置合わせができなくなるという
欠点を有していることがわかる。
特に大きくなった場合には目合せマージンの部分が変化
し、定められた精度の位置合わせができなくなるという
欠点を有していることがわかる。
（発明の目的）
本発明は上記欠点を除去し、研削精度による目合せ精度
の低下を防止し、高歩留シ低価格の誘電体分離集積回路
が得られる半導体基板目金せ法を提供することにある。
の低下を防止し、高歩留シ低価格の誘電体分離集積回路
が得られる半導体基板目金せ法を提供することにある。
（発明の構成）
本発明の半導体基板目金せ法は、支持体中に作成された
半導体島の表面を除去し半導体島の分離を行なった半導
体基板を準備する工程と、該半導体基板上に半導体島作
成と同一方法で第１のパターンを形成する工程と、該第
１のパターンに対し位置合せを行なう第２．第３のパタ
ーンを有し第３のパターンが内部に第２のパターンを含
むマスクを準備する工程と、第１パターンを第２．第３
のパターン間に位ｊＩ／Ａするよう位置合せを行う工程
とを含んで構成される。
半導体島の表面を除去し半導体島の分離を行なった半導
体基板を準備する工程と、該半導体基板上に半導体島作
成と同一方法で第１のパターンを形成する工程と、該第
１のパターンに対し位置合せを行なう第２．第３のパタ
ーンを有し第３のパターンが内部に第２のパターンを含
むマスクを準備する工程と、第１パターンを第２．第３
のパターン間に位ｊＩ／Ａするよう位置合せを行う工程
とを含んで構成される。
（作 用）
本発明によれは、誘電体分離基板土のパターンの研削精
度による大きさの変化をマスク上のパターンに上限下限
を設けることによって吸収し常に一定の精度以上で目合
せが可能となる。
度による大きさの変化をマスク上のパターンに上限下限
を設けることによって吸収し常に一定の精度以上で目合
せが可能となる。
（実施例）
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は、本発明の第一の実施例の説明図である。第１
図において３１は文献１の方法で作成した単結晶シリコ
ン島による第１のパターンである。
図において３１は文献１の方法で作成した単結晶シリコ
ン島による第１のパターンである。
このＮＨのパターンは研削量によって大きさが変化する
。第２のパターン３２は研削量が多い場合に対しての限
界を与える。第３のパターン３３は研削量が少ない場合
に対しての限界を与える。
。第２のパターン３２は研削量が多い場合に対しての限
界を与える。第３のパターン３３は研削量が少ない場合
に対しての限界を与える。
すなわち、研削の精度を第２図に示すように±δとしδ
＝０のとき第１のパターンが第２．第３のパターンの中
間にくるような設計において第１のバター／が第２およ
び第３のパターンの中間に入るように目合わせを行なっ
た場合の最大目金せ誤差ΔＥは ΔＥ＝Ｘｏ／２−１δｌ ｃｏｔθ となる。ここでＸ。は第２．第３パターン間の間隔であ
る一方目合せ誤差の許容量はδの関数であり次式で表わ
される。
＝０のとき第１のパターンが第２．第３のパターンの中
間にくるような設計において第１のバター／が第２およ
び第３のパターンの中間に入るように目合わせを行なっ
た場合の最大目金せ誤差ΔＥは ΔＥ＝Ｘｏ／２−１δｌ ｃｏｔθ となる。ここでＸ。は第２．第３パターン間の間隔であ
る一方目合せ誤差の許容量はδの関数であり次式で表わ
される。
Ａ＝Ｃ−ｌδ１ｃｏｔθ
ここでＣはプロセスによって決まる定数である。
これからＸＯ／２二Ｃとすれば Ａ＝ΔＥとなりδによ
らず最大目金せ誤差を許容値内におきえることができる
。
らず最大目金せ誤差を許容値内におきえることができる
。
この方法で研削精度によらず目合せ精度を一定値以上と
することが可能であることがわかる。
することが可能であることがわかる。
第３図は本発明の第２の実施例における第１のパターン
の作成例である。本実施例では、単結晶島中に（１１１
）面によってかこまれた部分を作成しこの（１１１）面
と研削面４８との交線４３，４４゜４５．４６によって
作られる矩形を第１のパターンとして使用する。この場
合第１のパターンは文献１で述べられているようなエツ
チング時のアンダーカットによシ第１の実施例でも見ら
れるようなコーナ部の欠けがおこらす第４図５１に示し
たような良好な形状が得られ目合せ精度が向上する。
の作成例である。本実施例では、単結晶島中に（１１１
）面によってかこまれた部分を作成しこの（１１１）面
と研削面４８との交線４３，４４゜４５．４６によって
作られる矩形を第１のパターンとして使用する。この場
合第１のパターンは文献１で述べられているようなエツ
チング時のアンダーカットによシ第１の実施例でも見ら
れるようなコーナ部の欠けがおこらす第４図５１に示し
たような良好な形状が得られ目合せ精度が向上する。
第４図はこの第１のパターンに第２のパターン５２、第
３図のパターン５３をかさねた目合せの状態を示す。こ
の場合には第一の実施例とは逆に第１のパターンの大き
さは研削量の増大とともに増大するカ最大目合せ誤差お
よび目合せ誤差許容量の関係は変わらす研削精度によら
ぬ目合せ精度が得られる。
３図のパターン５３をかさねた目合せの状態を示す。こ
の場合には第一の実施例とは逆に第１のパターンの大き
さは研削量の増大とともに増大するカ最大目合せ誤差お
よび目合せ誤差許容量の関係は変わらす研削精度によら
ぬ目合せ精度が得られる。
（発明の効果）
以上説明したとおシ、本発明では、誘電体分離基板上に
作成された第１のパターンの研削量による大きさの変化
の上限下限に対応したパターンをマスク上に設けること
によシ、研削精度による目合せ精度の低下を防止し、高
歩留り、低価格の誘電体分離集積回路を実現するという
効果がある。
作成された第１のパターンの研削量による大きさの変化
の上限下限に対応したパターンをマスク上に設けること
によシ、研削精度による目合せ精度の低下を防止し、高
歩留り、低価格の誘電体分離集積回路を実現するという
効果がある。
第１図は本発明の第１の実施例の説明図、第２図は本発
明の第１の実施例説明のだめの研削量と単結晶島との関
係図、第３図は本発明の第２の実施例の第１パターン形
成の説明図、第４図は本発明の第２の実施例の説明図、
第５図〜第７図は従来の誘電体分離基板の製造方法を説
明するための斜視図並びに断面図、第８図は従来の目合
せ方法説明図である。 １１ 単結晶シリコンウェーハ、１１ａ 単結晶シリコ
ン島、１２．１２’・・シリコン酸化膜、１３・・・■
溝、１４・・・多結晶シリコン支持体、２１・・ウェー
ハ上の図形、２２ マスク上の図形、２３ 目合せマー
ジン、３１・・第１パターン、３２−第２パターン、３
３・・・第３パターン、４２・・・保証パターン、４３
，４４．４５．４６・・・矩形第１パターン、４８ 研
削面、５１・・第１パターン、５２・・第２パターン、
５３ 第３パターン。 代理人 弁理士 内 原 晋 −′・）２７図 の２ｆ′図 ｆ−ｙ３図 ６４図 ｚＳ図 ×５区 久 第 ７区 第８図
明の第１の実施例説明のだめの研削量と単結晶島との関
係図、第３図は本発明の第２の実施例の第１パターン形
成の説明図、第４図は本発明の第２の実施例の説明図、
第５図〜第７図は従来の誘電体分離基板の製造方法を説
明するための斜視図並びに断面図、第８図は従来の目合
せ方法説明図である。 １１ 単結晶シリコンウェーハ、１１ａ 単結晶シリコ
ン島、１２．１２’・・シリコン酸化膜、１３・・・■
溝、１４・・・多結晶シリコン支持体、２１・・ウェー
ハ上の図形、２２ マスク上の図形、２３ 目合せマー
ジン、３１・・第１パターン、３２−第２パターン、３
３・・・第３パターン、４２・・・保証パターン、４３
，４４．４５．４６・・・矩形第１パターン、４８ 研
削面、５１・・第１パターン、５２・・第２パターン、
５３ 第３パターン。 代理人 弁理士 内 原 晋 −′・）２７図 の２ｆ′図 ｆ−ｙ３図 ６４図 ｚＳ図 ×５区 久 第 ７区 第８図
Claims (1)
- 支持体中に作成された半導体島の表面を除去し半導体島
の分離を行なった半導体基板を準備する工程と、該半導
体基板上に半導体島作成と同一方法で第１のパターンを
形成する工程と、該第１のパターンに対し位置合せを行
なう第２、第３のパターンを有し第３のパターンが内部
に第２パターンを含むマスクを準備する工程と、第１の
パターンを第２、第３のパターンの間に位置するよう位
置合せを行う工程とを含むことを特徴とする半導体基板
目合せ法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126785A JPS616824A (ja) | 1984-06-20 | 1984-06-20 | 半導体基板目合せ法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126785A JPS616824A (ja) | 1984-06-20 | 1984-06-20 | 半導体基板目合せ法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS616824A true JPS616824A (ja) | 1986-01-13 |
| JPH0347570B2 JPH0347570B2 (ja) | 1991-07-19 |
Family
ID=14943874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126785A Granted JPS616824A (ja) | 1984-06-20 | 1984-06-20 | 半導体基板目合せ法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273727A (ja) * | 2006-03-31 | 2007-10-18 | Mitsubishi Electric Corp | アライメントマーク及びその形成方法、半導体装置及びその製造方法 |
| US11322627B2 (en) | 2018-09-19 | 2022-05-03 | Kabushiki Kaisha Toshiba | Solar cell, multi-junction solar cell, solar cell module, and solar power generation system |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5340285A (en) * | 1976-09-25 | 1978-04-12 | Fujitsu Ltd | Detection method for position-matching error |
| JPS53114675A (en) * | 1977-03-17 | 1978-10-06 | Toshiba Corp | Mark for mask alignment |
| JPS5418677A (en) * | 1977-07-12 | 1979-02-10 | Matsushita Electric Ind Co Ltd | Positioning mark for photo etching |
| JPS55158633A (en) * | 1979-05-29 | 1980-12-10 | Hitachi Ltd | Dielectric insulation isolating wafer with reference pattern |
| JPS5748234A (en) * | 1980-09-08 | 1982-03-19 | Fujitsu Ltd | Position adjusting method of semiconductor device |
| JPS5963728A (ja) * | 1982-10-04 | 1984-04-11 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1984
- 1984-06-20 JP JP59126785A patent/JPS616824A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5340285A (en) * | 1976-09-25 | 1978-04-12 | Fujitsu Ltd | Detection method for position-matching error |
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| JPS5418677A (en) * | 1977-07-12 | 1979-02-10 | Matsushita Electric Ind Co Ltd | Positioning mark for photo etching |
| JPS55158633A (en) * | 1979-05-29 | 1980-12-10 | Hitachi Ltd | Dielectric insulation isolating wafer with reference pattern |
| JPS5748234A (en) * | 1980-09-08 | 1982-03-19 | Fujitsu Ltd | Position adjusting method of semiconductor device |
| JPS5963728A (ja) * | 1982-10-04 | 1984-04-11 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273727A (ja) * | 2006-03-31 | 2007-10-18 | Mitsubishi Electric Corp | アライメントマーク及びその形成方法、半導体装置及びその製造方法 |
| US11322627B2 (en) | 2018-09-19 | 2022-05-03 | Kabushiki Kaisha Toshiba | Solar cell, multi-junction solar cell, solar cell module, and solar power generation system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0347570B2 (ja) | 1991-07-19 |
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