JPS6169183A - Ｍｏｓ型ホール素子の製造方法 - Google Patents
Ｍｏｓ型ホール素子の製造方法Info
- Publication number
- JPS6169183A JPS6169183A JP60192658A JP19265885A JPS6169183A JP S6169183 A JPS6169183 A JP S6169183A JP 60192658 A JP60192658 A JP 60192658A JP 19265885 A JP19265885 A JP 19265885A JP S6169183 A JPS6169183 A JP S6169183A
- Authority
- JP
- Japan
- Prior art keywords
- output terminal
- region
- gate electrode
- mask
- hall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/101—Semiconductor Hall-effect devices
Landscapes
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭ工ｓｍ成のホール素子（以下ＭＯ８Ｏ８−ル
素子と略称する）の製造方法、特にそのホール出力端子
の設は方に関するものでるる。
素子と略称する）の製造方法、特にそのホール出力端子
の設は方に関するものでるる。
ＭＯ８型ホール素子は、バイぜ−ラ構成のホール素子に
比べ製造が容易で、増幅回路と同一プロセスで同一基板
上に集積化でき、チャネル厚も薄いので高出力電圧が得
られるという利点がある。
比べ製造が容易で、増幅回路と同一プロセスで同一基板
上に集積化でき、チャネル厚も薄いので高出力電圧が得
られるという利点がある。
従来、この種のＭＯ８型ホール素子のホール出力端子の
配置としては第１図に示す様な形状のものが知られてい
る。しかしこの配置のものを、ゲート電極とドレイン・
ソース部とがセル７アラインで構成し得る所謂ポリシリ
コン・ゲート・プロセス等のゲート電極パターンそのも
のを拡散マスクに利用する方法（以下単にセルファライ
／・ゲート・プロセスという）で製造すると、ソース電
極からのホール端子位置はフィールド酸化膜パターンと
、ポリシリコン・マスクとの目合せによって決まる。従
って各マスク間の目合せ誤差によりホール端子位置の不
整合が発生し、その結果オフセット電圧として表われる
という欠点があった。
配置としては第１図に示す様な形状のものが知られてい
る。しかしこの配置のものを、ゲート電極とドレイン・
ソース部とがセル７アラインで構成し得る所謂ポリシリ
コン・ゲート・プロセス等のゲート電極パターンそのも
のを拡散マスクに利用する方法（以下単にセルファライ
／・ゲート・プロセスという）で製造すると、ソース電
極からのホール端子位置はフィールド酸化膜パターンと
、ポリシリコン・マスクとの目合せによって決まる。従
って各マスク間の目合せ誤差によりホール端子位置の不
整合が発生し、その結果オフセット電圧として表われる
という欠点があった。
第１図および第２図は従来のへ（Ｏ５ｆｆｌホール素子
の平面図および人へ′断面図である。半導体基板１２上
に画された領域１は、ＭＯＳＯ３−ル素子の活性領域と
なる領域でちゃ、その外周が厚いフィールド酸化膜１３
で覆われて吟接する他の領域と分離されている。ポリシ
リコン感２はゲート電極を形成する０領域ｌの内部でポ
リシリコン膜２と虚ならない部分３． ４． ５． ６
には不純物が拡散されており、それぞれドレイン電朽３
、ソース電極４、ホール出力端子５，６を形成している
。７゜８．９，１０．１１は配線用の金ハ泪である。１
６は薄いゲート酸化膜である。
の平面図および人へ′断面図である。半導体基板１２上
に画された領域１は、ＭＯＳＯ３−ル素子の活性領域と
なる領域でちゃ、その外周が厚いフィールド酸化膜１３
で覆われて吟接する他の領域と分離されている。ポリシ
リコン感２はゲート電極を形成する０領域ｌの内部でポ
リシリコン膜２と虚ならない部分３． ４． ５． ６
には不純物が拡散されており、それぞれドレイン電朽３
、ソース電極４、ホール出力端子５，６を形成している
。７゜８．９，１０．１１は配線用の金ハ泪である。１
６は薄いゲート酸化膜である。
かかる従来構造を所甜セル７アライン・ゲート・プロセ
スを用いて製造するとすれば、ソース電＠４およびドレ
インｔ＠３を形成するための不純物拡散もしくは不純物
注入（−施すときに、厚いフィールド酸化膜１３に覆わ
れていすしかもゲート電極２によっても覆われていない
領域５，６にも同時に不純物が添加されることとなりホ
ール出力端子とする不純物添加領域が形成できるので、
工程簡略化の観点から大変都合がよい◇こうして形成し
た不純物添加領域５，６から所謂コンタクトｔ
′−′を介し’Ｃ金属配ａ９−０を取り出すことと
なるロゲート電極２にバイアス電圧を印加するとゲート
電極直下の半専体基板表面に反転層１５が形成され、こ
の反転層１５を含む平面と直交する磁界が印加されると
ホール起電力がホール出力端子対５．６の間に発生する
わけである。
スを用いて製造するとすれば、ソース電＠４およびドレ
インｔ＠３を形成するための不純物拡散もしくは不純物
注入（−施すときに、厚いフィールド酸化膜１３に覆わ
れていすしかもゲート電極２によっても覆われていない
領域５，６にも同時に不純物が添加されることとなりホ
ール出力端子とする不純物添加領域が形成できるので、
工程簡略化の観点から大変都合がよい◇こうして形成し
た不純物添加領域５，６から所謂コンタクトｔ
′−′を介し’Ｃ金属配ａ９−０を取り出すことと
なるロゲート電極２にバイアス電圧を印加するとゲート
電極直下の半専体基板表面に反転層１５が形成され、こ
の反転層１５を含む平面と直交する磁界が印加されると
ホール起電力がホール出力端子対５．６の間に発生する
わけである。
さてここで問題となるのは上記工程において生ずるポリ
クリーン１！Ａ２の目合せ誤差である。特に、ポリシリ
コン膜２を形成するに要するマスク（図示せず）と領域
ｌとの相互位置が図の面内で回転する関係でずれて発生
する位置不振合が問題であシ、このとき°に生ずるソー
ス端１４から測りたホ刀２ 一ル出力端子５までの距離とメール出力端子６までの距
離との差が致命的である。この距離の相違は、それぞれ
の個所に印加されているチャネル電圧に不整合があるの
と同等に作用し、結果としてオフセラ）！圧の発生を招
来することになるからである。
クリーン１！Ａ２の目合せ誤差である。特に、ポリシリ
コン膜２を形成するに要するマスク（図示せず）と領域
ｌとの相互位置が図の面内で回転する関係でずれて発生
する位置不振合が問題であシ、このとき°に生ずるソー
ス端１４から測りたホ刀２ 一ル出力端子５までの距離とメール出力端子６までの距
離との差が致命的である。この距離の相違は、それぞれ
の個所に印加されているチャネル電圧に不整合があるの
と同等に作用し、結果としてオフセラ）！圧の発生を招
来することになるからである。
この点を更に詳しく説明すると次のようになる。
すなわち、３極管領域で動作するＭＯ８）ランジスタの
チャネル電圧ｖ０は次式で表わせる０（１）式でｖＧは
ゲート電圧、ＶＤはドレイン電圧、Ｌはチャネル長、ｙ
はソース端１４よ〕側りたホール端子位置、モはソース
端１４から側りたホール出力端子位置を示す指数で６る
〇 ＋１）式より、ホール端子位置の不整合に帰因するオフ
セット電圧は 第３図は、Ｖ、＝Ｖ、＝５Ｖ、 Ｖ、＝１．０Ｖ、Δｙ
＝ｏ、１μｍとしたときのチャネル＊、Ｌとオフセット
電圧との相関をｙ／Ｌをパラメータとして示したもので
ある０第３図からも明らかなように、チャネル長りが短
い程ΔＶｃは大きくなり、例えばＬ＝ヤ＝５０μｍ。
チャネル電圧ｖ０は次式で表わせる０（１）式でｖＧは
ゲート電圧、ＶＤはドレイン電圧、Ｌはチャネル長、ｙ
はソース端１４よ〕側りたホール端子位置、モはソース
端１４から側りたホール出力端子位置を示す指数で６る
〇 ＋１）式より、ホール端子位置の不整合に帰因するオフ
セット電圧は 第３図は、Ｖ、＝Ｖ、＝５Ｖ、 Ｖ、＝１．０Ｖ、Δｙ
＝ｏ、１μｍとしたときのチャネル＊、Ｌとオフセット
電圧との相関をｙ／Ｌをパラメータとして示したもので
ある０第３図からも明らかなように、チャネル長りが短
い程ΔＶｃは大きくなり、例えばＬ＝ヤ＝５０μｍ。
ｙ／Ｌ ＝ ０．７’ではΔｖｃ＝７．３ｍＶとなる。
第４図は、第１図の従来例に於てゲート電極２が領域ｌ
に対し、回転角θだけずれている場合を示したものでる
る。図中、金４配綜ば省略しである。ここで今、チャネ
ル幅をＷとすると、ホール端子位置のずれΔｙはＷ−１
ａｎθとなる〇本発明の目的は、以上説明した目合せ誤
差に起因するオフセラ）Ｅ圧を、目合せ誤差が存在して
もなお発生させないＭ ＯＳ型ホール素子のｆＲ造方法
を提供することにある。
に対し、回転角θだけずれている場合を示したものでる
る。図中、金４配綜ば省略しである。ここで今、チャネ
ル幅をＷとすると、ホール端子位置のずれΔｙはＷ−１
ａｎθとなる〇本発明の目的は、以上説明した目合せ誤
差に起因するオフセラ）Ｅ圧を、目合せ誤差が存在して
もなお発生させないＭ ＯＳ型ホール素子のｆＲ造方法
を提供することにある。
本発明によれば、ＭＯ８型ホール素子の製造方法におい
て、ゲート電極を、活性領域までくいこむようにチャネ
ル幅方向に括れさせた形状に形成し、前記ゲート電極を
マスクとして不純物拡散することにより、前記括れ部分
にホール出力端子となる不純物拡散領域を形成すること
を特徴とするＭ ＯＳ温ホール素子の製造方法が得られ
る。
て、ゲート電極を、活性領域までくいこむようにチャネ
ル幅方向に括れさせた形状に形成し、前記ゲート電極を
マスクとして不純物拡散することにより、前記括れ部分
にホール出力端子となる不純物拡散領域を形成すること
を特徴とするＭ ＯＳ温ホール素子の製造方法が得られ
る。
第５図は不発８Ａを説明するために示した一実施例の平
面図でおる。図中の記号２１，２２，２３゜２４．２５
，２６，２７，２８，２９，３０，３１＊３２．３３．
３４は、それぞれ前記第１図及び第２図に示した記号Ｉ
ｓ ２，３ｅ ４１ ５，６ｓ ７ｅ８．９，１
０，１１，１２，１３，１４で印したものと基本的に同
等である。ただ、ｌおよび２１と記し７と活性領域の形
状と２訃よび２２と記したゲート電極を病成するポリシ
リコ４膜の形状とが異なり、従ってホール出力端子５，
６および２５゜２６を画する凹凸形状が相補的になって
いる点が見掛は上の相違である。すなわち、ホール出力
端子を構成する不純物添加領域を、ポリシリコン膜２．
２２によって覆われずにその端にはみ出して露出するこ
ととなった領域１，２１（／１部分で構成する点は両者
に共通するものの、このはみ出して露出することとなる
部分を領域１の一部の一部を突出させて形成するかポリ
シリコン膜２２の端部の一部をへこませて形成するかに
両者の相違があるわけである。従ってもし第５図におい
てホール出力端子２５．２６を切断するＮＪｉ面図を描
いたとすれば、ホール邑力龜子２５および２６間の距９
１１が前記突出とへこみとの差に相当する長さだけ短か
く；するのみで、その概略は第２図と同等のものと々る
。製造プロセスもまた当然前記セルフアラ１≠
・ｆン・ゲート・プロセスがその１ま焉用できる。
面図でおる。図中の記号２１，２２，２３゜２４．２５
，２６，２７，２８，２９，３０，３１＊３２．３３．
３４は、それぞれ前記第１図及び第２図に示した記号Ｉ
ｓ ２，３ｅ ４１ ５，６ｓ ７ｅ８．９，１
０，１１，１２，１３，１４で印したものと基本的に同
等である。ただ、ｌおよび２１と記し７と活性領域の形
状と２訃よび２２と記したゲート電極を病成するポリシ
リコ４膜の形状とが異なり、従ってホール出力端子５，
６および２５゜２６を画する凹凸形状が相補的になって
いる点が見掛は上の相違である。すなわち、ホール出力
端子を構成する不純物添加領域を、ポリシリコン膜２．
２２によって覆われずにその端にはみ出して露出するこ
ととなった領域１，２１（／１部分で構成する点は両者
に共通するものの、このはみ出して露出することとなる
部分を領域１の一部の一部を突出させて形成するかポリ
シリコン膜２２の端部の一部をへこませて形成するかに
両者の相違があるわけである。従ってもし第５図におい
てホール出力端子２５．２６を切断するＮＪｉ面図を描
いたとすれば、ホール邑力龜子２５および２６間の距９
１１が前記突出とへこみとの差に相当する長さだけ短か
く；するのみで、その概略は第２図と同等のものと々る
。製造プロセスもまた当然前記セルフアラ１≠
・ｆン・ゲート・プロセスがその１ま焉用できる。
従来偽造と本発明の製造方法で得られる構造とに存する
見掛は上の差異は以上説明した通りで６って、−見する
と犬した差ではないかのように見受けられるであろう。
見掛は上の差異は以上説明した通りで６って、−見する
と犬した差ではないかのように見受けられるであろう。
しかし、それらの差がもたらす効果の差異はＭ Ｏｓ
型ホール素子の実用化の存否が掛る程の大きな差違とな
る。すなわち、仮にポリシリコン膜２２を形成するに要
するマスク（図示せず）と領域２１との相互位置が図の
面内で回転角θだけずれて第６図に示すようになったと
しても、ソース端３４から側りたホール出力端子２５ま
での距離ｙとホール扇力端子２６までの距離Ｙとは、前
記マスクの形状寸法のみで定まり、回転角θには全く依
存しないことになる。しかるにマスクの形状寸法を決定
する製造技術上の精度は、目合せ精度とは段違いに小さ
く事実上無視し得るので、前記（２）式においてΔｙ＝
ｏとなり、オフセット電圧Δ■ｏ４１ｉた零となること
になる。従って本発明によるときは、仮によシ劣悪な目
合せ彷度しか実現できない劣悪な製造技術によって製造
したとしても、原理的にオフセット電圧をなくすむとが
可能となるわけで、その仔済上、成業上の効果は卓越し
たものとなる。
型ホール素子の実用化の存否が掛る程の大きな差違とな
る。すなわち、仮にポリシリコン膜２２を形成するに要
するマスク（図示せず）と領域２１との相互位置が図の
面内で回転角θだけずれて第６図に示すようになったと
しても、ソース端３４から側りたホール出力端子２５ま
での距離ｙとホール扇力端子２６までの距離Ｙとは、前
記マスクの形状寸法のみで定まり、回転角θには全く依
存しないことになる。しかるにマスクの形状寸法を決定
する製造技術上の精度は、目合せ精度とは段違いに小さ
く事実上無視し得るので、前記（２）式においてΔｙ＝
ｏとなり、オフセット電圧Δ■ｏ４１ｉた零となること
になる。従って本発明によるときは、仮によシ劣悪な目
合せ彷度しか実現できない劣悪な製造技術によって製造
したとしても、原理的にオフセット電圧をなくすむとが
可能となるわけで、その仔済上、成業上の効果は卓越し
たものとなる。
本発明を実施するに際し課すべき制約は誠に少ない０例
えば、前記８５図の実施例ではポリシリコン膜２２の端
部の一部を矩形状にへこませてホール出力端子用の不純
物添加領域の形状を定めたが、このへこみの形状は必ず
しも矩形状であることは要しない。又、このホール出力
端子用の不純物添加領域を前記ポリシリコン膜端部に設
けたへこみと共に画することとなる領域ｌの端部形状も
、第５図の如くドレイ／を極２３の端辺とソース電極２
４の端辺とを結ぶ直緑とする必然性はない。
えば、前記８５図の実施例ではポリシリコン膜２２の端
部の一部を矩形状にへこませてホール出力端子用の不純
物添加領域の形状を定めたが、このへこみの形状は必ず
しも矩形状であることは要しない。又、このホール出力
端子用の不純物添加領域を前記ポリシリコン膜端部に設
けたへこみと共に画することとなる領域ｌの端部形状も
、第５図の如くドレイ／を極２３の端辺とソース電極２
４の端辺とを結ぶ直緑とする必然性はない。
適当に湾曲させた方が好都合であるならば、そのように
して−向に惜わない。ゲート′ｒｙ、極の購成材料もま
九ポリシリコンに限る理由はない。ただ所謂セル７アラ
イン・ゲート畳プロセスが困雌となるようなものは避け
るべきである口厚いフィールド酸化膜３３もまた薄いゲ
ート酸化膜（第５図には現われていないが第２図１６に
相当する）も共に慣行に従い酸化膜と表現したが、これ
もまた厳密な意味の酸化膜である必要はない。良好な絶
縁特性を有しかつ製造技術上の１点がないならば。
して−向に惜わない。ゲート′ｒｙ、極の購成材料もま
九ポリシリコンに限る理由はない。ただ所謂セル７アラ
イン・ゲート畳プロセスが困雌となるようなものは避け
るべきである口厚いフィールド酸化膜３３もまた薄いゲ
ート酸化膜（第５図には現われていないが第２図１６に
相当する）も共に慣行に従い酸化膜と表現したが、これ
もまた厳密な意味の酸化膜である必要はない。良好な絶
縁特性を有しかつ製造技術上の１点がないならば。
堆積させた酸化物であっても当然よいし窒化物でｔりり
てもよい。
てもよい。
第１図は従来のＭＯＳ型ホール素子の平面図である。
第２図は第１図のＡ Ａ’部の断面図である。
第３図はホール端子位置の不整合に起因して生ずるオフ
セット電圧のチャネル長依存性の一例を示した図である
。 第４図はゲート電極を形成するマスクが活性領域に対し
て回転方向にＯだけずれた場合の図である。 第５図は本発明の一実施例の平面図でるる。 第６図は第５図に示した実施例に於て、ゲート電極を形
成するマスクが活性領域に対して回転方向にθだけずれ
た場合の図である。 ｌ、２１・・・活性領域、２．２２・・・ゲート′ＩＬ
極。 ３．２３・・・ドレイン電極％ ４１ ２４・・・ソ
ース電極、５．６，２５．２６・・・ホール出力端子を
構成する不純物添加領域、７，８．Ｑ、ｔｏ、１１．２
７゜２８．２９，３０，３１・・・配ｄ金５．１２．３
２・・・半導体基板、１３ｔ３３・・・厚いフィールド
畝化膜、１４，３４・・・ソース瑞％ １５・・・反転
７ｆ１％ １６・・・薄いゲート酸化膜。 代理人 弁理士 内 原 晋°・・第１図 ４′ 第２図 第５図 第６図
セット電圧のチャネル長依存性の一例を示した図である
。 第４図はゲート電極を形成するマスクが活性領域に対し
て回転方向にＯだけずれた場合の図である。 第５図は本発明の一実施例の平面図でるる。 第６図は第５図に示した実施例に於て、ゲート電極を形
成するマスクが活性領域に対して回転方向にθだけずれ
た場合の図である。 ｌ、２１・・・活性領域、２．２２・・・ゲート′ＩＬ
極。 ３．２３・・・ドレイン電極％ ４１ ２４・・・ソ
ース電極、５．６，２５．２６・・・ホール出力端子を
構成する不純物添加領域、７，８．Ｑ、ｔｏ、１１．２
７゜２８．２９，３０，３１・・・配ｄ金５．１２．３
２・・・半導体基板、１３ｔ３３・・・厚いフィールド
畝化膜、１４，３４・・・ソース瑞％ １５・・・反転
７ｆ１％ １６・・・薄いゲート酸化膜。 代理人 弁理士 内 原 晋°・・第１図 ４′ 第２図 第５図 第６図
Claims (1)
- ＭＯＳ型ホール素子の製造方法において、ゲート電極
を、活性領域までくいこむようにチャネル幅方向に括れ
させた形状に形成し、前記ゲート電極をマスクとして不
純物拡散することにより、前記括れ部分にホール出力端
子となる不純物拡散領域を形成することを特徴とするＭ
ＯＳ型ホール素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192658A JPS6169183A (ja) | 1985-08-30 | 1985-08-30 | Ｍｏｓ型ホール素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192658A JPS6169183A (ja) | 1985-08-30 | 1985-08-30 | Ｍｏｓ型ホール素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6169183A true JPS6169183A (ja) | 1986-04-09 |
| JPH0224391B2 JPH0224391B2 (ja) | 1990-05-29 |
Family
ID=16294891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60192658A Granted JPS6169183A (ja) | 1985-08-30 | 1985-08-30 | Ｍｏｓ型ホール素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6169183A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07249805A (ja) * | 1994-03-09 | 1995-09-26 | Toshiba Corp | ホール素子 |
| JP2009295987A (ja) * | 2008-06-09 | 2009-12-17 | Hitachi Ltd | 磁気抵抗素子 |
| JP2009295986A (ja) * | 2008-06-09 | 2009-12-17 | Hitachi Ltd | 磁気抵抗素子 |
-
1985
- 1985-08-30 JP JP60192658A patent/JPS6169183A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07249805A (ja) * | 1994-03-09 | 1995-09-26 | Toshiba Corp | ホール素子 |
| JP2009295987A (ja) * | 2008-06-09 | 2009-12-17 | Hitachi Ltd | 磁気抵抗素子 |
| JP2009295986A (ja) * | 2008-06-09 | 2009-12-17 | Hitachi Ltd | 磁気抵抗素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0224391B2 (ja) | 1990-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08204194A (ja) | 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型ｄｍｏｓトランジスタとその製造方法 | |
| JPS61140163A (ja) | 半導体キヤパシタ装置の製造方法 | |
| JPH02271538A (ja) | 半導体装置の製造方法 | |
| JPS6169183A (ja) | Ｍｏｓ型ホール素子の製造方法 | |
| KR970024267A (ko) | 트렌치 DMOS 트랜지스터와 그의 제조방법(a trench DMOS and a method of fabricating the same) | |
| JPS63228710A (ja) | 半導体装置 | |
| JPS6143477A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2541259B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS61182267A (ja) | 半導体装置の製造方法 | |
| JPH08172135A (ja) | 半導体装置の製造方法および半導体集積回路装置 | |
| US4288910A (en) | Method of manufacturing a semiconductor device | |
| JPH02260564A (ja) | 半導体装置及びその製造方法 | |
| JPS6272171A (ja) | 半導体メモリ | |
| JP4144248B2 (ja) | 半導体装置 | |
| JPS61207051A (ja) | 半導体装置 | |
| JPH0340415A (ja) | アライメントマーク及びアライメントマーク形成方法 | |
| JPH043983A (ja) | 不揮発性半導体メモリ | |
| JPH02203536A (ja) | 半導体装置の製造方法 | |
| JPS63131575A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPH02272760A (ja) | Ｍｏｓトランジスタ | |
| JPH03190140A (ja) | Ｍｏｓトランジスタとその製造方法 | |
| JPS6316672A (ja) | 半導体素子の製造方法 | |
| JPS61128571A (ja) | 半導体装置の製造方法 | |
| JPS5861673A (ja) | 半導体装置の製造方法 | |
| JPH0462875A (ja) | 半導体装置 |