JPS6180813A - 薄膜半導体素子 - Google Patents

薄膜半導体素子

Info

Publication number
JPS6180813A
JPS6180813A JP59201705A JP20170584A JPS6180813A JP S6180813 A JPS6180813 A JP S6180813A JP 59201705 A JP59201705 A JP 59201705A JP 20170584 A JP20170584 A JP 20170584A JP S6180813 A JPS6180813 A JP S6180813A
Authority
JP
Japan
Prior art keywords
semiconductor layer
thin film
sub
grain boundaries
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59201705A
Other languages
English (en)
Inventor
Akio Mimura
三村　秋男
Michio Ogami
大上　三千男
Masayuki Obayashi
正幸 大林
Takaya Suzuki
誉也 鈴木
Masahiro Okamura
岡村　昌弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP59201705A priority Critical patent/JPS6180813A/ja
Publication of JPS6180813A publication Critical patent/JPS6180813A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
    • H10P14/3802—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/38—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
    • H10P14/3802—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H10P14/3808—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2902—Materials being Group IVA materials
    • H10P14/2905—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2926—Crystal orientations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3238—Materials thereof being insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3242—Structure
    • H10P14/3244—Layer structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411—Silicon, silicon germanium or germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3466—Crystal orientation

Landscapes

  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、絶縁膜あるいは絶縁基板上で結晶化した半導
体層に形成した薄膜半導体素子に関する。
〔発明の背景〕
半導体素子の高集積化を目的とする三次元化。
耐放射線強化、液晶ディスプンイの製作等の観点から、
絶縁膜、めるいは、絶縁基板の上に半導体素子を形成す
る試みがなされている。この技術では、例えば、Ｓｉ１
ｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｏｒ（３Ｑ　Ｉ　）が
使われる。３０Ｉを形成するには多くの方法が提案され
ているが、Ｖ−ザや電子線などのエネルギビームを使っ
て半導体ノーを結晶化する方法や、ストリップヒータを
使いゾーンメルティングする方法がとられている。ここ
で、まず、ゾーンメルティング方法にＬる８０Ｉの形成
方法を説明する。
第７図は、ゾーンメルティング法によるＳＯＩの結晶化
方法を示す、シリコンのような半導体基板１の上に、例
えば、ＳｉＯ２のような絶縁膜２を形成し、この上に半
導体層３として多結晶シリコン膜を形成する。これを保
護するために、Ｓｉ０ｇ膜からなる保護膜４を形成する
。こうした構造の基板の上を、高温に加熱した線状ヒー
タ５を走査して、半導体層３を熔融結晶イヒするう結晶
化を左から右に行なう場合、半導体層３のＡの部分は多
結晶の状態、ヒータ直下のＢの部分は熔融した状態、Ｃ
の領域は結晶化した状態となる。
ところで、この半導体層３の結晶性が、素子を形成する
うえで問題となる。
第８図は半導体層３の表面の結晶欠陥の状態を示す。欠
陥は大別して二種類になる。大きな欠陥は粒界６であり
、これを境として結晶の方向が大きく変る大傾角粒界で
あり、転位を含む大きな結晶欠陥の集合体である。亜粒
界７は、それを境として結晶の方向がわずかに異なるの
みであり、転位の連なったものでおる。このような粒界
６や亜粒界７は、異常拡散の原因やキャリアの散乱の原
因となる。これらの粒界は熔融した半導体層が急激に冷
却されて固化するとき、その同化方向が不規則であるた
めに起こる。従って、漬品性を高めるには、後に述べる
ように結晶方向の改善が必要となる。
ところで、このような粒界、亜粒界の存在する半導体層
に素子を形成する場合には特異な問題が発生する。
第９図は、亜粒界の方向と平行にＭＯＳＦＥＴのノース
・ドレインを形成した例を示す。半導体層３には亜粒界
７が走っている。ここにポリノリコンゲート８を形成し
て、接合９．９′を形成する。次に、コ／タクト窓１０
．１０’を開けて、電極１１．１１’を形成ｒるっこの
措造のＭＯＳＦＥＴにおいて、拡散で接合９．９′を形
成する際　亜粒界７に沿って不純物の異常拡散を起こす
。
従って、正常な場合はチャンネル長りの素子となるが、
異常拡散が起こる場合は、実効的なチャンネル長はＬよ
υ短かくなる。従って、ソース・ドレイン耐圧の低下、
あるい（１、リーク電流の増加などの不都合が生じやす
い。たてし、キャリアは亜粒界７に沿って流れるため、
散乱され雄＜、比較的大きな移動度が得られるう従って
高速化には有利となる。
第１０図は、亜粒界とソース・ドレインの方向が直角と
なるように素子を構成した例を示す。この場合、亜粒界
７に沿った異常拡散が起こったと　　　　　　１しても
、亜粒界７はソース・ドレインと直角に走っているため
、実効的なチャンネル長りが小さくなる程度は小さく、
ソース・ドレインの耐圧低下やリーク電流増加の現象は
見られなくなる、ただし、キャリアが亜粒界にぶつかり
易くなるため、移動度はやや小さくなる。
第１１図は、ソース・ドレイン及び亜粒界の方向とノー
ス・ドレイン耐圧歩留りとの関係を示す。
Ａは、ノース・ドレインの方向と亜粒界の方向が平行の
場合（第９図）を示すウチャン不ル長りが犬さくなるに
従い、歩留りの低下が著しくなる。
Ｂは、ソース−ドレインの方向と亜粒界の方向が直角の
場合を示すっこの場合は、チャンネル長りが５〜１０μ
ｍで、わずかに歩留りが落ちる程度でおろう 以上述べたように、亜粒界の方向の取り扱いの仕方によ
って、素子の特性が著しく変ることになるう素子を微細
化する場合、すなわち、チャンネル長を短かくする場合
には、素子の歩留りを維持する意味から、ソース・ドレ
インの方向と亜粒界の方向を直角に形成することが不可
欠となる。このため、任意の方向の素子を得ることが不
可能で、素子間の配線の引きまわしなどにより、集積度
の低下となろう ｆた、ソース・ドレインの方向と粒界の方向を直角にな
るように形成しても亜粒界が能動領域（ノース・ドレイ
ン接合領域及びチャンネル領域）に含むため、異常拡散
による歩留り低下という問題が残り、また、亜粒界を含
むことから、キャリアの散乱が起こる可能性があり、動
作速度の点からも不利である。
〔発明の目的〕
本発明の目的は、薄膜半導体素子の特性に著しい影響を
及ばず、粒界又は亜粒界を含まぬ薄膜半導体素子を提供
することにある。
〔発明の概要〕
本発明は、結晶化に際して、粒界又は亜粒界のない領域
を形成し、また、この領域に薄膜半導体素子を形成する
ことを特徴とする。
〔発明の実施例〕
以下、本発明の詳細な説明す；１゜ まず、本発明を実現するた、◇の基本となる２粒界又は
亜粒界を含まない半４体層の形成方法について、第１図
を用いて説明する、ここでは半導体としてシリコンをσ
りにとり説明する。第１図（ａ）において、／リコ／よ
りなる半導体基板１に絶縁膜２を形成し、これに開口部
１２を設ける。この上に、多結晶シリコンである半導体
層３を形成し、この上に保護膜４を形成する。半導体層
１３は、第１図（ｂ）に示すように分割して２く。これ
を、図中の矢印で示した方向に結晶化させる。結晶化さ
せるには、第７図に示した線状ヒータやＶ−ザビーム等
を使用する。この時、熔融後冷却固化するときの熱の流
れは、第１図（ｂ）に示した矢印のようになる。すなわ
ち、絶縁膜２は熱伝導性が悪いため、熱は開口部１２に
向って流れ、ここから、半導体基板１に流れていく。こ
のように、熱の流れを制御してやることにより、結晶化
の状態を制御することができるっ第１図（ｂ）に示した
Ａの領域は、開口部１２に近く、熱の流れの方向が定ま
っており、結晶化の方向が定まっているため、結晶化が
そろって均一に進行し、亜粒界が発生し難くなる。従っ
て、第８図で示したように、亜粒界や粒界が多数発生す
ることはない。Ｂの領域では開口部１２から遠ざかり熱
の流れが緩やかとなるため、比較的過冷却の状態が発生
し易くなるため、結晶化が急激に起こシ易く、結晶比が
そろい雅しくなり亜粒界が発生し易くなる。
ところで、開口部１２を設けることにより、半導体／８
３が、単結晶の半導体基板１と接触していることによシ
、種結晶とすることができ、半導体基板１と同じ面方位
の半導体層３を形成することができる。例えば、半導体
基板ｌにＳｉの（１００）面を使うことにより、半導体
層３の結晶面も（１００）とすることができ、ＭＯＳ　
　ＦＥＴを作成するうえでは好適となろう 第３図は第１図で形成した半導体層における亜粒界７の
分布状況を示す。第１図で示したように、Ａの領域では
亜粒界７をほとんど無くすることができる。このような
溝造で、半導体基板の任意の　　　　　　　１位置に亜
粒界を含まない半導体層で設けることができる。
次に、第６図において、具体的な素子の形成方法につい
て説明する。
第６図（ａ）では、第１図に示した方法で結晶化を行な
い、半導体層３のなかで、亜粒界がなく、半導体素子を
形成するのに必要な領域である半導体層３′の位置を決
定する。
（ｂ）において、使用する半導体層３′以外の部分を除
去するか、あるいは、部分酸化にょシ酸化膜に変換する
。
（Ｃ）では、ポリ／リコ／ゲート８を形成してノース°
ドレイ／接合を形成する、半導体層３には亜粒界が含ま
れていないため、ソース・ドレインの方向は任意に選ぶ
ことができるうここでは、二拙急の方向について例示し
である。
（ｄ）で、ゲート電極８′２．ノース・ドレインの電極
１１，１１′を形成して、任意の方向のソース・ドレイ
／を持つ薄膜半導体素子が完成する。
本発明の薄膜半導体素子では、能動領域、すなわち、ソ
ース・ドレイン接合領域及びチャンネル領域には亜粒界
、あるいは、粒界が存在しないため、異常拡散によるソ
ース・ドレイン耐圧の低下や、リーク電流の増加が起こ
らない。また、亜粒界が存在しないため、キャリアの散
乱が起こらず、ＳＯＩ本来の特質である高速素子の実現
が可能となる。また、任意の方向にソース・ドレインを
形成できるため、回路設計の自由度が増し、集積度の高
い回路を実現できろう 第２図、第４図および第５図は本発明の異なる実施例を
示す。この例では、絶縁基板１３に半導体層３、保護膜
４が形成されているうこの上を線状ヒータ５を通過させ
ることＫより、第７図と同様に結晶化を行なうことがで
きる。半導体層３０Ａの部分は多結晶、Ｂの部分は熔融
層、Ｃの部分は結晶化層である。絶縁基板１３を使う場
合は、上部を加熱する方法以外に、下部から高温の腺状
領域で加熱することが可能である。
絶縁基板を使う場合は種結晶を使うことはできない。そ
こで何らかの方向で配向性を制御することが必要である
。
ｇ４図は半導体層３の整形方法を示す、ここでは、熱の
流れ方向を制御するため、半導体層３がくびれを持つよ
うに、分離溝１４を設ける。この分離溝１４を設けるこ
とにより、第１図と同様な熱の流れを作り出すことがで
き、結晶配向の制御も可能となり、はぼ（１００）面の
結晶が得られる。また、亜粒界を含まぬ領域の形成も可
能となる。
第５図は、以上の方法で形成した場合の半導体Ｉａ　３
における亜粒界の分布を示したもので、第３図と同様な
結果が得られることを示す。
素子を形成する過程は前例の第６図と同様である。
以上の実施例では薄膜半導体素子としてＭＯＳＦＥＴを
例にとりあげてきたが、バイポーラ素子も形成すること
ができ、同様な効果が得られる。
第１２図は本発明のさらに異なる実施例を示す。
ここでは、粒径が数十μｍ以上に大きくなるよに形成し
、任意の位置の粒界あるいは亜粒界の内側に素子を形成
するものである。
第１２図（ａ）において、結晶化した後の半導体層３に
化学エツチング処理を施こし、亜粒界７の位置を蝕刻し
て明らかにする。こうして、亜粒界７がなく素子を形成
する半導体層３′の位置を決定する。以下は、第６図と
同様なプロセスで、素子を形成する。（ｂ）では半導体
層３′を加工する。能動領域以外に亜粒界７が含まれて
いても、特性に影響されることはない。（Ｃ）で、ポリ
シリコンゲート８を形成し、（ｄ）で、ノース脅ドレイ
ンの電極１１．１１’を形成して素子が完成する。
この実施例では薄膜半導体素子としてＭＯＳＦＥＴを例
示してきたが、バイポーラ素子の場合でも、同様な効果
が得られる。
〔発明の効果〕
本発明によれば、薄膜半導体素子の能動領域に粒界、あ
るいは、亜粒界が存在しないため、異常拡散による接合
耐圧の低下やリーク電流の増大が起こらない。また、亜
粒界によるキャリアの散乱が起きないため、高速素子の
実現が可能であろっ　　　　　　　１また、任意の方向
に接合の位置を設けることかでき、回路形成の自由度が
増す。
【図面の簡単な説明】
１１図及び第２図はＳＯＩ本発明の一実施例の拾遺の基
板断面図、第３図、第４図及び第５図は本発明の半導体
層の平面図、第６図は本発明の薄膜半尋体素子形成過程
全示すための素子平面図、第７図は従来のＳＯＩ構造の
基板断面図、第８図は従来の半導体層の平面図、第９図
及び第ｉｏ図は従来の７ｔ５膜半導体素手の部分平面図
、第１１図は従来のチャンネル長と耐圧歩留りの関係図
、第・１２図は本発明の他の実施例の組立図である。 ｌ・・・半導体基板、２・・・絶縁ノ摸、３．３’・・
・半６体層、４・・保護膜、６・・・粒界、７・・・亜
粒界、９，９／・・・接合。

Claims (1)

  1. 【特許請求の範囲】 １、絶縁膜あるいは絶縁基板上で、エネルギビーム照射
    、又は、加熱によつて結晶化された半導体層に形成され
    た薄膜半導体素子において、 前記薄膜半導体素子の能動部分に、前記半導体層の粒界
    又は亜粒界を含まないように構成したことを特徴とする
    薄膜半導体素子。 ２、特許請求の範囲第１項において、前記絶縁膜がＳｉ
    Ｏ＿２であり、前記絶縁基板が石英であり、前記半導体
    層がＳｉであることを特徴とする薄膜半導体素子。
JP59201705A 1984-09-28 1984-09-28 薄膜半導体素子 Pending JPS6180813A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59201705A JPS6180813A (ja) 1984-09-28 1984-09-28 薄膜半導体素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59201705A JPS6180813A (ja) 1984-09-28 1984-09-28 薄膜半導体素子

Publications (1)

Publication Number Publication Date
JPS6180813A true JPS6180813A (ja) 1986-04-24

Family

ID=16445552

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59201705A Pending JPS6180813A (ja) 1984-09-28 1984-09-28 薄膜半導体素子

Country Status (1)

Country Link
JP (1) JPS6180813A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005333150A (ja) * 2005-06-13 2005-12-02 Hitachi Ltd Ｔｆｔ基板及び表示装置
US7834353B2 (en) 2001-10-10 2010-11-16 Hitachi Displays, Ltd. Method of manufacturing display device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7834353B2 (en) 2001-10-10 2010-11-16 Hitachi Displays, Ltd. Method of manufacturing display device
JP2005333150A (ja) * 2005-06-13 2005-12-02 Hitachi Ltd Ｔｆｔ基板及び表示装置

Similar Documents

Publication Publication Date Title
US4514895A (en) Method of forming field-effect transistors using selectively beam-crystallized polysilicon channel regions
JPH02275641A (ja) 半導体装置の製造方法
JP2003086604A (ja) 薄膜半導体装置及びその基板ならびにその製造方法
US5510642A (en) Semiconductor device
JP2505736B2 (ja) 半導体装置の製造方法
KR900000061B1 (ko) 반도체 장치의 제조방법
US6664152B2 (en) Method for crystallizing silicon film and thin film transistor and fabricating method using the same
US4604159A (en) Method of forming a large number of monocrystalline semiconductor regions on the surface of an insulator
JPS6180813A (ja) 薄膜半導体素子
US5431126A (en) Method of forming semiconductor crystal and semiconductor device
JPH10125923A (ja) 半導体素子及びその製造方法
JPH0556314B2 (ja)
JPS58192381A (ja) Ｍｏｓ電界効果トランジスタの製造方法
Kobayashi et al. Zone-melting recrystallization of polycrystalline silicon films on fused silica substrates using RF-Heated carbon susceptor
JPS6148976A (ja) 薄膜トランジスタ
JPH11145484A (ja) 薄膜トランジスタの製造方法
JPS6347253B2 (ja)
JPH0360043A (ja) 半導体薄膜の製造方法およびその半導体薄膜を用いた薄膜トランジスタの製造方法
JPS6159818A (ja) 半導体装置の製造方法
JP2847745B2 (ja) 薄膜トランジスタ
JPH0432039B2 (ja)
JPS6138625B2 (ja)
JPS58114440A (ja) 半導体装置用基板の製造方法
JPS6037618B2 (ja) 半導体装置
JPS5919313A (ja) 半導体装置の製法