JPH0432039B2 - - Google Patents
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- JPH0432039B2 JPH0432039B2 JP60168726A JP16872685A JPH0432039B2 JP H0432039 B2 JPH0432039 B2 JP H0432039B2 JP 60168726 A JP60168726 A JP 60168726A JP 16872685 A JP16872685 A JP 16872685A JP H0432039 B2 JPH0432039 B2 JP H0432039B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- melting point
- film
- high melting
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Crystals, And After-Treatments Of Crystals (AREA)
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体素子の製造過程で素子の重要
部を優先的に単結晶となす薄膜の結晶化技術に関
するものである。
部を優先的に単結晶となす薄膜の結晶化技術に関
するものである。
［従来技術］
従来、薄膜の結晶化技術はSOI
（Semiconductor on insulator）技術と呼ばれ、
半導体、特にシリコン薄膜を絶縁膜、特にSiO2
上に結晶化する技術が開発されて来た。これを図
により説明する。第５図は従来技術を説明するた
めの図で、特に下層の絶縁膜２０が同図に示すよ
うに絶縁膜２０の他の部分の厚さtpx2より一部薄
い（tpx1の部分）場合は半導体膜３０を熔融結晶
化するとき、熱の良伝導体の基板１０への熱の流
れの大きい、そして絶縁膜２０の薄い部分ａから
固体結晶化が始まる。
（Semiconductor on insulator）技術と呼ばれ、
半導体、特にシリコン薄膜を絶縁膜、特にSiO2
上に結晶化する技術が開発されて来た。これを図
により説明する。第５図は従来技術を説明するた
めの図で、特に下層の絶縁膜２０が同図に示すよ
うに絶縁膜２０の他の部分の厚さtpx2より一部薄
い（tpx1の部分）場合は半導体膜３０を熔融結晶
化するとき、熱の良伝導体の基板１０への熱の流
れの大きい、そして絶縁膜２０の薄い部分ａから
固体結晶化が始まる。
［発明が解決しようとする問題点］
しかし、上記絶縁膜の薄い部分の厚さtpx1が
1000Å以下、絶縁膜の厚い部分の厚さtpx2が2000
Å以上の場合はａの部分以外の半導体膜が熔融し
てもａの部分の半導体膜が熔融しないので、膜の
結晶化が均一に行われないし、ａの部分に素子を
作ることは不適当である。さらに、ａの部分の半
導体膜まで熔かそうとすると絶縁膜の厚い部分は
温度が上りすぎて水滴状に熔融した半導体薄膜が
そのまま固まつてしまい、一様性のない結晶層が
出来てしまいやはり素子の製造には不適当であ
る。また特開昭58−55395号には「Siウエーハ上
に厚さ3000Åの第１のSiO2膜、第１のポリシリ
コン膜および第２のSiO2膜（5000〜3000Å）を
順次堆積し第２のSiO2膜の表面に周期的な溝を
形成し（厚さの開示なし）、第２のポリシリコン
を堆積した。しかるのち、これをレーザアニール
により第２のポリシリコン膜が単結晶化され、こ
のシリコン単結晶膜にエンハンスメントタイプＰ
チヤンネルFETを試作した」ことが開示されて
いる。しかしこのシリコン単結晶膜なるものは実
際には多数の結晶粒界、亜粒界が存在し、素子の
重要部であるFETのチヤネル部分に結晶粒界、
又は亜粒界が入り込む確率が大きく、偶発的にリ
ークの大きい又は移動度の小さい素子が混在する
危険性が大きかつた。
1000Å以下、絶縁膜の厚い部分の厚さtpx2が2000
Å以上の場合はａの部分以外の半導体膜が熔融し
てもａの部分の半導体膜が熔融しないので、膜の
結晶化が均一に行われないし、ａの部分に素子を
作ることは不適当である。さらに、ａの部分の半
導体膜まで熔かそうとすると絶縁膜の厚い部分は
温度が上りすぎて水滴状に熔融した半導体薄膜が
そのまま固まつてしまい、一様性のない結晶層が
出来てしまいやはり素子の製造には不適当であ
る。また特開昭58−55395号には「Siウエーハ上
に厚さ3000Åの第１のSiO2膜、第１のポリシリ
コン膜および第２のSiO2膜（5000〜3000Å）を
順次堆積し第２のSiO2膜の表面に周期的な溝を
形成し（厚さの開示なし）、第２のポリシリコン
を堆積した。しかるのち、これをレーザアニール
により第２のポリシリコン膜が単結晶化され、こ
のシリコン単結晶膜にエンハンスメントタイプＰ
チヤンネルFETを試作した」ことが開示されて
いる。しかしこのシリコン単結晶膜なるものは実
際には多数の結晶粒界、亜粒界が存在し、素子の
重要部であるFETのチヤネル部分に結晶粒界、
又は亜粒界が入り込む確率が大きく、偶発的にリ
ークの大きい又は移動度の小さい素子が混在する
危険性が大きかつた。
［問題点を解決するための手段］
本発明は、上記の困難点を解決するためになさ
れたもので、熔融結晶化しようとする半導体薄膜
３０下の第１の高融点薄膜２０と基板との間に、
1600Å以上の熱伝導の悪い材料からなる第２の高
融点薄膜４１とゲートとなる第１の良熱伝導性の
薄膜４０とから少なくとも構成される構造を挿入
することによつて、半導体薄膜３０を一様に熔融
し、しかもトランジスタのチヤネルを配置する部
位の半導体薄膜３０に接する第１の高融点薄膜を
薄くし、その部分に設けられた前記半導体薄膜の
部分から結晶化が始まるようにしてトランジスタ
のチヤネルをゲートと自己整合状態で単結晶とし
たものである。さらに、熔融結晶化されるべき半
導体薄膜３０の、少なくともトランジスタのチヤ
ネルを配置する部位の下に第１の高融点膜２０′
を配置し、さらに基板との間に、ゲートとなる第
１の良熱伝導性の薄膜４０と熱伝導性の悪い材料
からなる第２の高融点薄膜４１とから少なくとも
なる構造を部分的に挿入し、前記第１の高融点膜
２０′の厚さを1000Å以下、第２の高融点薄膜４
１の厚さを1600Å以上とし、上記熔融結晶化させ
るにあたり、前記半導体薄膜３０のチヤネルを配
置する部位から結晶化を開始させ、トランジスタ
のチヤネルをゲートと自己整合状態で単結晶とな
すことを特徴とするトランジスタの製造方法であ
る。
れたもので、熔融結晶化しようとする半導体薄膜
３０下の第１の高融点薄膜２０と基板との間に、
1600Å以上の熱伝導の悪い材料からなる第２の高
融点薄膜４１とゲートとなる第１の良熱伝導性の
薄膜４０とから少なくとも構成される構造を挿入
することによつて、半導体薄膜３０を一様に熔融
し、しかもトランジスタのチヤネルを配置する部
位の半導体薄膜３０に接する第１の高融点薄膜を
薄くし、その部分に設けられた前記半導体薄膜の
部分から結晶化が始まるようにしてトランジスタ
のチヤネルをゲートと自己整合状態で単結晶とし
たものである。さらに、熔融結晶化されるべき半
導体薄膜３０の、少なくともトランジスタのチヤ
ネルを配置する部位の下に第１の高融点膜２０′
を配置し、さらに基板との間に、ゲートとなる第
１の良熱伝導性の薄膜４０と熱伝導性の悪い材料
からなる第２の高融点薄膜４１とから少なくとも
なる構造を部分的に挿入し、前記第１の高融点膜
２０′の厚さを1000Å以下、第２の高融点薄膜４
１の厚さを1600Å以上とし、上記熔融結晶化させ
るにあたり、前記半導体薄膜３０のチヤネルを配
置する部位から結晶化を開始させ、トランジスタ
のチヤネルをゲートと自己整合状態で単結晶とな
すことを特徴とするトランジスタの製造方法であ
る。
なお、本願発明で基板とは、単層の基板または
少なくとも表面に上記第２の高融点薄膜より良熱
伝導性の薄膜を有する多層基板を総称する。
少なくとも表面に上記第２の高融点薄膜より良熱
伝導性の薄膜を有する多層基板を総称する。
さらにこれらの第１良熱伝導性の薄膜を前記素
子の重要部とセルフアラインした、該重要部の電
気特性の制御手段として用いることができる。
子の重要部とセルフアラインした、該重要部の電
気特性の制御手段として用いることができる。
［実施例］
第１図は、本発明の実施例を説明するための図
面である。第５図で説明した従来例と同様に３０
は結晶化する薄膜（半導体薄膜）、２０は第１の
高融点薄膜で、ａの部分ではtI1の厚みを持ち、
tI1は1000Å以下である。第１の高融点薄膜の他
の部分の厚さtI2は2000Å以上である。４０は第
１の良熱伝導性の薄膜であり、４１は第２の熱伝
導の悪い材料から成る薄膜（第２の高融点薄膜）
で、その厚さtI3は1600Å以上である。１０は基
板を示すが、基板上に多層構造が形成されている
場合は、第２の良熱伝導性の薄膜としてもよい。
本発明の実施例の実験に先立ち、基板１０として
シリコン、第１の高融点薄膜２０としてオキシナ
イトライド膜、結晶化する薄膜３０として、化学
蒸着された1500〜3000Åのシリコン薄膜で構成さ
れた断面（第５図示）を有する試料について実験
を行つた。シリコン薄膜の熔融は５〜6Wのアル
ゴンレーザーを0.2〜0.5cm／secの速度でスイーブ
することにより行われた。この熔融結晶化におい
ては、基板は450℃に加熱した。tpx2＝4000〜5000
Å、tpx1＝200〜1000Åの範囲で行つた。この場
合、結晶化する薄膜（シリコン薄膜）３０はａの
部分を熔融させるためのレーザーパワーを投入す
ると、第１の高融点薄膜２０の厚い部分はシリコ
ン薄膜が蒸発又は凝縮して固化した後、第１の高
融点薄膜２０の上に残らない部分が出て来る。シ
リコン薄膜の残つた部分は厚さが一様でなく、し
かも場合によつてはａの部分に流入して厚くなつ
ていることが多かつた。絶縁膜の薄い部分の厚さ
tpx1を2000Åまで増加した場合は一様な熔融が可
能なレーザーパワーとスイーブ速度が見出され
た。
面である。第５図で説明した従来例と同様に３０
は結晶化する薄膜（半導体薄膜）、２０は第１の
高融点薄膜で、ａの部分ではtI1の厚みを持ち、
tI1は1000Å以下である。第１の高融点薄膜の他
の部分の厚さtI2は2000Å以上である。４０は第
１の良熱伝導性の薄膜であり、４１は第２の熱伝
導の悪い材料から成る薄膜（第２の高融点薄膜）
で、その厚さtI3は1600Å以上である。１０は基
板を示すが、基板上に多層構造が形成されている
場合は、第２の良熱伝導性の薄膜としてもよい。
本発明の実施例の実験に先立ち、基板１０として
シリコン、第１の高融点薄膜２０としてオキシナ
イトライド膜、結晶化する薄膜３０として、化学
蒸着された1500〜3000Åのシリコン薄膜で構成さ
れた断面（第５図示）を有する試料について実験
を行つた。シリコン薄膜の熔融は５〜6Wのアル
ゴンレーザーを0.2〜0.5cm／secの速度でスイーブ
することにより行われた。この熔融結晶化におい
ては、基板は450℃に加熱した。tpx2＝4000〜5000
Å、tpx1＝200〜1000Åの範囲で行つた。この場
合、結晶化する薄膜（シリコン薄膜）３０はａの
部分を熔融させるためのレーザーパワーを投入す
ると、第１の高融点薄膜２０の厚い部分はシリコ
ン薄膜が蒸発又は凝縮して固化した後、第１の高
融点薄膜２０の上に残らない部分が出て来る。シ
リコン薄膜の残つた部分は厚さが一様でなく、し
かも場合によつてはａの部分に流入して厚くなつ
ていることが多かつた。絶縁膜の薄い部分の厚さ
tpx1を2000Åまで増加した場合は一様な熔融が可
能なレーザーパワーとスイーブ速度が見出され
た。
一方、第１図に示すように、第１の良熱伝導性
の薄膜４０として、約4000Åの多結晶シリコン薄
膜、結晶化される薄膜３０として約3000Åのシリ
コン薄膜、第２の高融点薄膜４１として膜厚tI3
＝1600Å以上のSiO2、第１の高融点薄膜として
膜厚tI2＝2000Å（1000Å以上の１例）、tI1＝200
Å〜1000ÅのSiO2を用いた場合、アルゴンレー
ザーパワー５〜6W、スイーブ速度約２cm／secの
条件で結晶化する薄膜３０は一様に熔融され、ａ
の部分は単結晶または結晶粒の大きい結晶化膜と
なつた。また、第１の高融点薄膜２０は第５図に
対応する実施例ではオキシナイトライト膜を用
い、より高温に絶える材料構成にしたのに対し
て、本発明の実施例ではSiO2で充分であつた。
の薄膜４０として、約4000Åの多結晶シリコン薄
膜、結晶化される薄膜３０として約3000Åのシリ
コン薄膜、第２の高融点薄膜４１として膜厚tI3
＝1600Å以上のSiO2、第１の高融点薄膜として
膜厚tI2＝2000Å（1000Å以上の１例）、tI1＝200
Å〜1000ÅのSiO2を用いた場合、アルゴンレー
ザーパワー５〜6W、スイーブ速度約２cm／secの
条件で結晶化する薄膜３０は一様に熔融され、ａ
の部分は単結晶または結晶粒の大きい結晶化膜と
なつた。また、第１の高融点薄膜２０は第５図に
対応する実施例ではオキシナイトライト膜を用
い、より高温に絶える材料構成にしたのに対し
て、本発明の実施例ではSiO2で充分であつた。
次に、本発明の他の実施例について説明する。
本発明の薄膜の結晶化方法は、結晶化薄膜の下
面に一部1000Å以下の薄い絶縁性の高融点薄膜を
有する構造の熔融結晶化方法において不可欠な方
法であるが、第１は良熱伝導性の薄膜４０を第１
の高融点薄膜の薄い部分のみに設けた第２図の構
成でも実施可能である。また、第１、第２の高融
点薄膜２０、４１は酸化シリコン、窒化シリコ
ン、オキシナイトライド等の高融点絶縁物等で構
成される。結晶化されるべき薄膜３０はシリコ
ン、ゲルマニウム等の半導体または金属薄膜が適
用される。第１の良熱伝導性薄膜４０は結晶化さ
れるべき薄膜３０と同程度以上の融点を有する熱
伝導率の良い薄膜であれば適用できる。また、結
晶化のための薄膜熔融手段としてアルゴンレーザ
ーを用いる例を示したが、電子ビーム、線状高周
波加熱、線状ランプ加熱、ストリツプカーボンヒ
ータ等公知の手段を用いることができる。
面に一部1000Å以下の薄い絶縁性の高融点薄膜を
有する構造の熔融結晶化方法において不可欠な方
法であるが、第１は良熱伝導性の薄膜４０を第１
の高融点薄膜の薄い部分のみに設けた第２図の構
成でも実施可能である。また、第１、第２の高融
点薄膜２０、４１は酸化シリコン、窒化シリコ
ン、オキシナイトライド等の高融点絶縁物等で構
成される。結晶化されるべき薄膜３０はシリコ
ン、ゲルマニウム等の半導体または金属薄膜が適
用される。第１の良熱伝導性薄膜４０は結晶化さ
れるべき薄膜３０と同程度以上の融点を有する熱
伝導率の良い薄膜であれば適用できる。また、結
晶化のための薄膜熔融手段としてアルゴンレーザ
ーを用いる例を示したが、電子ビーム、線状高周
波加熱、線状ランプ加熱、ストリツプカーボンヒ
ータ等公知の手段を用いることができる。
本発明の製造方法の応用例として、下部にも上
部にも薄い絶縁膜を介して、ゲート有する新型
FETを試作した。
部にも薄い絶縁膜を介して、ゲート有する新型
FETを試作した。
第３図は上記FETの断面図で、１０はシリコ
ン基板、２０はSiO2、４１は1600〜5400Åの
SiO2、４０はn+多結晶Siの下部ゲート、３０Ｃ
は本発明の方法により結晶化されたシリコンを用
いたチヤネル部分で、下部ゲートとの間の絶縁膜
は350AのSiO2である。３０Ｓ，３０Ｄはそれぞ
れ、結晶化シリコン中に作られたn+ソース、n+
ドレインであり、３３はn+多結晶シリコンで作
られた上部ゲートである。上部ゲート絶縁膜厚は
250Aである。３２Ｓ，３２Ｄはソース及びドレ
インの引出し電極である。このトランジスタは第
２図で説明した本発明の実施例の構造から従来の
シリコンゲート技術を用いて作ることができる。
第４図は第３図により説明した新型FETの出力
特性を説明するためのもので、上部ゲート３３か
らも下部ゲート４０からも同程度にチヤネル電流
の制御が可能であり、さらに、下部ゲートに与え
るバイアスで上部ゲートの閾値電圧の制御を行う
ことも可能である。
ン基板、２０はSiO2、４１は1600〜5400Åの
SiO2、４０はn+多結晶Siの下部ゲート、３０Ｃ
は本発明の方法により結晶化されたシリコンを用
いたチヤネル部分で、下部ゲートとの間の絶縁膜
は350AのSiO2である。３０Ｓ，３０Ｄはそれぞ
れ、結晶化シリコン中に作られたn+ソース、n+
ドレインであり、３３はn+多結晶シリコンで作
られた上部ゲートである。上部ゲート絶縁膜厚は
250Aである。３２Ｓ，３２Ｄはソース及びドレ
インの引出し電極である。このトランジスタは第
２図で説明した本発明の実施例の構造から従来の
シリコンゲート技術を用いて作ることができる。
第４図は第３図により説明した新型FETの出力
特性を説明するためのもので、上部ゲート３３か
らも下部ゲート４０からも同程度にチヤネル電流
の制御が可能であり、さらに、下部ゲートに与え
るバイアスで上部ゲートの閾値電圧の制御を行う
ことも可能である。
［発明の効果］
以上述べたように、本発明は熔融結晶化しよう
とする薄膜の半導体素子の重要部分を配置する部
位の下に第１の薄い高融点薄膜を配置し、更に基
板（基板が多層構造である場合は基板側の第２の
良熱伝導性の薄膜）との間に、第１の良熱伝導性
の薄膜と1600Å以上の熱伝導の悪い材料から成る
第２の高融点薄膜とから少なくとも成る構造を部
分的に挿入することにより、又は半導体素子の重
要部分を配置する部位の上記薄膜下の第１の高融
点薄膜を1000Å以下とし、他の部分は1000Åより
厚くすることにより結晶化薄膜下に1000Å以下の
薄い高融点薄膜を部分的に有する構造を持つた試
料の熔融結晶化を一様にできるという効果を有す
るものであり、しかも、前記の部分の結晶性を優
先的に良好に製造することができる利点がある。
従つて、一様な熔融結晶化膜の中に素子の重要部
分が優先的に良好な結晶で構成され、しかも第１
の良熱伝導性の薄膜を上記素子のチヤネル等重要
部分を制御する手段として用いることができるな
ど、格別な効果を有するトランジスタの製造方法
を提供するものである。
とする薄膜の半導体素子の重要部分を配置する部
位の下に第１の薄い高融点薄膜を配置し、更に基
板（基板が多層構造である場合は基板側の第２の
良熱伝導性の薄膜）との間に、第１の良熱伝導性
の薄膜と1600Å以上の熱伝導の悪い材料から成る
第２の高融点薄膜とから少なくとも成る構造を部
分的に挿入することにより、又は半導体素子の重
要部分を配置する部位の上記薄膜下の第１の高融
点薄膜を1000Å以下とし、他の部分は1000Åより
厚くすることにより結晶化薄膜下に1000Å以下の
薄い高融点薄膜を部分的に有する構造を持つた試
料の熔融結晶化を一様にできるという効果を有す
るものであり、しかも、前記の部分の結晶性を優
先的に良好に製造することができる利点がある。
従つて、一様な熔融結晶化膜の中に素子の重要部
分が優先的に良好な結晶で構成され、しかも第１
の良熱伝導性の薄膜を上記素子のチヤネル等重要
部分を制御する手段として用いることができるな
ど、格別な効果を有するトランジスタの製造方法
を提供するものである。
第１図は本発明の実施例を説明するための図、
第２図は本発明の他の実施例を説明するための
図、第３図は本発明のさらに他の実施例の図、第
４図は第３図に示す実施例のFETの出力特性を
説明するための図、第５図は従来技術を説明する
ための図である。 図中、１０は基板、２０は第１の高融点薄膜、
２０′は第１の高融点薄膜の薄い部分、３０は結
晶化する薄膜、３０Ｃは結晶化された薄膜（チヤ
ネル部分）３０Ｄは結晶化された薄膜（n+ドレ
イン）、３０Ｓは結晶化された薄膜（n+ソース）、
３２Ｄはドレインの引出し電極、３２Ｓはソース
の引出し電極、３３はn+多結晶シリコンの上部
ゲート、４０は第１の良熱伝導性の薄膜（n+多
結晶シリコンの下部ゲート）、４１は第２の高融
点薄膜（1600〜5400ÅのSiO2）である。
第２図は本発明の他の実施例を説明するための
図、第３図は本発明のさらに他の実施例の図、第
４図は第３図に示す実施例のFETの出力特性を
説明するための図、第５図は従来技術を説明する
ための図である。 図中、１０は基板、２０は第１の高融点薄膜、
２０′は第１の高融点薄膜の薄い部分、３０は結
晶化する薄膜、３０Ｃは結晶化された薄膜（チヤ
ネル部分）３０Ｄは結晶化された薄膜（n+ドレ
イン）、３０Ｓは結晶化された薄膜（n+ソース）、
３２Ｄはドレインの引出し電極、３２Ｓはソース
の引出し電極、３３はn+多結晶シリコンの上部
ゲート、４０は第１の良熱伝導性の薄膜（n+多
結晶シリコンの下部ゲート）、４１は第２の高融
点薄膜（1600〜5400ÅのSiO2）である。
Claims (1)
- 【特許請求の範囲】 １ 熔融結晶化されるべき半導体薄膜３０と、該
半導体薄膜３０に接して基板側に設けられた第１
の高融点絶縁膜２０とからなる二層構造に、更に
前記第１の高融点絶縁膜の下にゲートとなる第１
の良熱伝導性の薄膜４０と、熱伝導の悪い材料か
らなる第２の高融点薄膜４１とからなる第２の二
層構造を少なくとも基板側に挿入した積層構造に
おいて、前記第２の高融点薄膜４１の膜厚を1600
Å以上とし、前記第１の高融点絶縁膜２０は、少
なくとも前記半導体薄膜３０のトランジスタのチ
ヤネルを配置する部位に接する部分の膜厚を1000
Å以下とし、他の部分は1000Åより厚い厚さと
し、上記半導体薄膜３０を熔融結晶化させるにあ
たり、前記チヤネルを配置する部位から結晶化を
開始させ、トランジスタのチヤネルをゲートと自
己整合状態で単結晶となすことを特徴とするトラ
ンジスタの製造方法。 ２ 熔融結晶化されるべき半導体薄膜３０の、少
なくともトランジスタのチヤネルを配置する部位
の下に第１の高融点絶縁膜２０′を配置し、更に
基板との間に、ゲートとなる第１の良熱伝導性の
薄膜４０と熱伝導性の悪い材料からなる第２の高
融点薄膜４１とから少なくともなる構造を部分的
に挿入し、前記第１の高融点膜２０′の厚さを
1000Å以下、第２の高融点薄膜４１の厚さを1600
Å以上とし、上記半導体薄膜３０を熔融結晶化さ
せるにあたり、前記チヤネルを配置する部位から
結晶化を開始させ、トランジスタのチヤネルをゲ
ートと自己整合状態で単結晶となすことを特徴と
するトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16872685A JPS6230688A (ja) | 1985-07-31 | 1985-07-31 | 薄膜の結晶化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16872685A JPS6230688A (ja) | 1985-07-31 | 1985-07-31 | 薄膜の結晶化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6230688A JPS6230688A (ja) | 1987-02-09 |
| JPH0432039B2 true JPH0432039B2 (ja) | 1992-05-28 |
Family
ID=15873284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16872685A Granted JPS6230688A (ja) | 1985-07-31 | 1985-07-31 | 薄膜の結晶化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6230688A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63139240U (ja) * | 1987-03-03 | 1988-09-13 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5855395A (ja) * | 1981-09-30 | 1983-04-01 | Toshiba Corp | シリコン単結晶膜の成長方法 |
-
1985
- 1985-07-31 JP JP16872685A patent/JPS6230688A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6230688A (ja) | 1987-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |