JPS6180865A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6180865A JPS6180865A JP59203078A JP20307884A JPS6180865A JP S6180865 A JPS6180865 A JP S6180865A JP 59203078 A JP59203078 A JP 59203078A JP 20307884 A JP20307884 A JP 20307884A JP S6180865 A JPS6180865 A JP S6180865A
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- Japan
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- film
- melting point
- polycrystalline silicon
- gate
- point metal
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- Pending
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は高融点金属膜と半導体基板間に良好なオーミッ
ク特性を示すダイレクトコンタクトを持った高融点金属
ゲート構造の半導体装置に関するものである。
ク特性を示すダイレクトコンタクトを持った高融点金属
ゲート構造の半導体装置に関するものである。
〈発明の技術的背景とその問題点〉
従来よりＭＯ５構造の半導体装置において、そのゲート
電極として多結晶シリコンが多く用いられている。しか
し、この多結晶シリコンを用いたゲート電極では抵抗率
が大きく、ＬＳＩの大容量化に対して、主な制限要素と
なっている。
電極として多結晶シリコンが多く用いられている。しか
し、この多結晶シリコンを用いたゲート電極では抵抗率
が大きく、ＬＳＩの大容量化に対して、主な制限要素と
なっている。
この問題点を解決するため、最近高融点金属ゲート技術
の開発が行なわれている。この高融点金属は従来の多結
晶シリコンより抵抗率が２桁程度低（、ＬＳＩの高速化
、大容量化に適しているが、その反面この高融点金属ゲ
ートでは良好なダイレクトコンタクトが得られないとい
う問題点があった。
の開発が行なわれている。この高融点金属は従来の多結
晶シリコンより抵抗率が２桁程度低（、ＬＳＩの高速化
、大容量化に適しているが、その反面この高融点金属ゲ
ートでは良好なダイレクトコンタクトが得られないとい
う問題点があった。
〈発明の目的〉
本発明は上記従来の問題点を解決することを目的とし、
良好なオーミック特性を持ったダイレクトコンタクトを
含んだ高融点金属ゲート構造の半導体装置を提供するも
のである。
良好なオーミック特性を持ったダイレクトコンタクトを
含んだ高融点金属ゲート構造の半導体装置を提供するも
のである。
〈発明の構成〉
上記の目的を達成するため、本発明の半導体装置は、高
融点金属膜と多結晶シリコン膜との間に高融点シリサイ
ド膜を挿入した高融点金属多層構造を備え、上記の多結
晶シリコン膜の一部が半導体基板に接触して成る構造を
備えるように構成しており、また後述する本発明の実施
例によれば上記の多結晶シリコン膜はリンを含んで成り
、また上記の高融点シリサイド膜は５０Ａ乃至３００Ａ
の膜厚を有して成るように構成している。
融点金属膜と多結晶シリコン膜との間に高融点シリサイ
ド膜を挿入した高融点金属多層構造を備え、上記の多結
晶シリコン膜の一部が半導体基板に接触して成る構造を
備えるように構成しており、また後述する本発明の実施
例によれば上記の多結晶シリコン膜はリンを含んで成り
、また上記の高融点シリサイド膜は５０Ａ乃至３００Ａ
の膜厚を有して成るように構成している。
〈発明の実施例〉
本発明の一実施例としての半導体装置は高融点金属膜と
多結晶シリコン膜の間に高融点シリサイド膜を挿入した
多層構造で、リンを含んだ多結晶シリコン膜の最下層の
一部が半導体基板と接触している（以下、ダイレクトコ
ンタクトと称す）ことを特徴としており、以下、このダ
イレクトコンタクト構造の作製工程を示す図面を参照し
て本発明の一実施例を詳細に説明する。
多結晶シリコン膜の間に高融点シリサイド膜を挿入した
多層構造で、リンを含んだ多結晶シリコン膜の最下層の
一部が半導体基板と接触している（以下、ダイレクトコ
ンタクトと称す）ことを特徴としており、以下、このダ
イレクトコンタクト構造の作製工程を示す図面を参照し
て本発明の一実施例を詳細に説明する。
第１図（ａｌ〜（Ｃｌは本発明に係るダイレクトコンタ
クト構造の作製工程の一例を示す図である。
クト構造の作製工程の一例を示す図である。
まず、第１図ｆａｔに示すようにＰ型（１００）シリコ
ン（Ｓｉ）基板１０表面上に素子分離領域２及びゲート
酸化膜３を形成し、ゲート酸化膜３にダイレクトコンタ
クト開孔部４を開孔し、その上に多結晶シリコン膜５を
２００〜３００ ｎｍ堆積する。次にＰｏＣＪ？３ ソ
ースから９００℃の温度で多結晶シリコン膜５にリンを
ドープすると共に、ダイレクトコンタクト開孔部４より
半導体基板ｌヘリンを拡散してＮ型拡散層６を設ける。
ン（Ｓｉ）基板１０表面上に素子分離領域２及びゲート
酸化膜３を形成し、ゲート酸化膜３にダイレクトコンタ
クト開孔部４を開孔し、その上に多結晶シリコン膜５を
２００〜３００ ｎｍ堆積する。次にＰｏＣＪ？３ ソ
ースから９００℃の温度で多結晶シリコン膜５にリンを
ドープすると共に、ダイレクトコンタクト開孔部４より
半導体基板ｌヘリンを拡散してＮ型拡散層６を設ける。
次に第１図（ｂｌに示すようにリンを拡散した多結晶シ
リコン膜５上に、スパッタリング法によりモリブデンシ
リサイド（ＭｏＳｉｘ ： ｘ＝２．４〜２．７）膜７
を１０ｎｍ〜２０ ｎｍ堆積し、続いてモリブデン（Ｍ
ｏ）膜８を２００ ｎｍ堆積する。次にフォトエツチン
グ技術を用いてＭ ｏ ／Ｍ Ｏシリサイド／多結晶Ｓ
ｉのゲート電極構造を形成する。次にゲート電極形成後
、このゲート電極及び素子分離領域 域をマスクとしてヒ素（Ａｓ＋）イオン注入を行なう。
リコン膜５上に、スパッタリング法によりモリブデンシ
リサイド（ＭｏＳｉｘ ： ｘ＝２．４〜２．７）膜７
を１０ｎｍ〜２０ ｎｍ堆積し、続いてモリブデン（Ｍ
ｏ）膜８を２００ ｎｍ堆積する。次にフォトエツチン
グ技術を用いてＭ ｏ ／Ｍ Ｏシリサイド／多結晶Ｓ
ｉのゲート電極構造を形成する。次にゲート電極形成後
、このゲート電極及び素子分離領域 域をマスクとしてヒ素（Ａｓ＋）イオン注入を行なう。
次に第１図体）に示すように層間絶縁膜９を堆積後、窒
素（Ｎ２）雰囲気中で１０００℃の熱処理を行ないＡｓ
＋イオン注入によるＮ型不純物拡散層ＩＯを形成する。
素（Ｎ２）雰囲気中で１０００℃の熱処理を行ないＡｓ
＋イオン注入によるＮ型不純物拡散層ＩＯを形成する。
以上の工程により高融点多層ゲートと半導体基板間のダ
イレクトコンタクト部が完成する。
イレクトコンタクト部が完成する。
ここで第１図ｔｃ＋に示すように層間絶縁膜９及びゲー
ト酸化膜３に開口部ｌｌを設け、その上にＡＪ／Ｓｉ電
極１２（Ｚ）を形成し、同様にして電極Ｘ、Ｙを形成し
て、Ｘ−Ｙ間（ＭＯ表面と半導体基板間）及びＸ−２間
（拡散領域と拡散領域間）°のＩ−Ｖ特性を測定した。
ト酸化膜３に開口部ｌｌを設け、その上にＡＪ／Ｓｉ電
極１２（Ｚ）を形成し、同様にして電極Ｘ、Ｙを形成し
て、Ｘ−Ｙ間（ＭＯ表面と半導体基板間）及びＸ−２間
（拡散領域と拡散領域間）°のＩ−Ｖ特性を測定した。
その結果を第２図に示す。
このＩ−Ｖ特性の測定の結果、上記第１図＋ａｌ〜忙）
の工程で作成されたＭｏ／Ｍｏ Ｓ ｉ ｘ ／多結晶
Ｓｉ構造では最上層のＭｏ膜８と半導体基板間でオーミ
ック特性を示し、接触抵抗も１０ Ωｃｒｌ程度で、Ｎ
型不純物をドープした半導体基板とアルミニウムＣＡＮ
）との接触抵抗と同程度の接触抵抗値が得られ、ゲート
電極及び配線手段に用いて好適であり、ＬＳＩへの適用
が可能なオーミックフンタクト部の構造が得られ、ＬＳ
Ｉ等における低抵抗配線が可能となった。
の工程で作成されたＭｏ／Ｍｏ Ｓ ｉ ｘ ／多結晶
Ｓｉ構造では最上層のＭｏ膜８と半導体基板間でオーミ
ック特性を示し、接触抵抗も１０ Ωｃｒｌ程度で、Ｎ
型不純物をドープした半導体基板とアルミニウムＣＡＮ
）との接触抵抗と同程度の接触抵抗値が得られ、ゲート
電極及び配線手段に用いて好適であり、ＬＳＩへの適用
が可能なオーミックフンタクト部の構造が得られ、ＬＳ
Ｉ等における低抵抗配線が可能となった。
次に、本発明に係るダイレクトコンタクト部を有する多
層ゲートＭ ＯＳ構造の半導体装置の作製工程の一例を
第３図（ａｌ〜（ｃ＋にしたがって説明する。
層ゲートＭ ＯＳ構造の半導体装置の作製工程の一例を
第３図（ａｌ〜（ｃ＋にしたがって説明する。
まず、第３図ｆａｔに示すようにＰ型（１００）シリコ
ン基板２１の表面にゲート酸化膜２２を形成し、このゲ
ート酸化膜２２にダイレクトコンタクト開口部２３を開
口し、その上に多結晶シリコン膜２４を２００〜８００
ｎｍ堆積する。次にＰｏＣ（ｌ ソースから９００
℃の温度で多結晶シリコン膜２４にリン（Ｐ）を拡散す
ると共に、ダイレクトコンタクト開口部２３より半導体
基板２１ヘリン（Ｐ）を拡散してＮ型拡散層２５を設け
る。
ン基板２１の表面にゲート酸化膜２２を形成し、このゲ
ート酸化膜２２にダイレクトコンタクト開口部２３を開
口し、その上に多結晶シリコン膜２４を２００〜８００
ｎｍ堆積する。次にＰｏＣ（ｌ ソースから９００
℃の温度で多結晶シリコン膜２４にリン（Ｐ）を拡散す
ると共に、ダイレクトコンタクト開口部２３より半導体
基板２１ヘリン（Ｐ）を拡散してＮ型拡散層２５を設け
る。
次にリンを拡散した多結晶シリコン膜５上にスパッタリ
ング法によりモリブデンシリサイド（ＭｏＳ ｉ ｘ：
ｘ＝２．４〜２．７）膜２６を５ｎｍ〜３０ｎｍ。
ング法によりモリブデンシリサイド（ＭｏＳ ｉ ｘ：
ｘ＝２．４〜２．７）膜２６を５ｎｍ〜３０ｎｍ。
より好ましくは１０ｎｍ〜２０ｎｍ堆積し、続いてモリ
ブデン（ＭＯ）膜２７を２００ ｎｍ堆積する。
ブデン（ＭＯ）膜２７を２００ ｎｍ堆積する。
次に第３図（ｂｌに示すように、フォトエッチング技術
を用いてＭ ｏ ／Ｍ ｏシリサイド／多結晶Ｓｉのゲ
ート電極３０及び隣接するトランジスタの同構造のゲー
ト電極Ｃ’Ａ長部）３１を形成する。次にこのゲート電
極３０及び３１をマスクとしてソース、ドレインとなる
べき部分にヒ素（Ａｓ＋）イオン注入を行なう。
を用いてＭ ｏ ／Ｍ ｏシリサイド／多結晶Ｓｉのゲ
ート電極３０及び隣接するトランジスタの同構造のゲー
ト電極Ｃ’Ａ長部）３１を形成する。次にこのゲート電
極３０及び３１をマスクとしてソース、ドレインとなる
べき部分にヒ素（Ａｓ＋）イオン注入を行なう。
次に第３図ｔｅｌに示すように層間絶縁膜２８を堆積後
、窒素（Ｎ２）雰囲気中で１０００℃の熱処理を行ない
、Ａ５＋イオン注入によるＮ型不純物拡散層であるソー
ス（ドレイン）領域２９及びドレイン（ソース〕領域２
９′を形成する。
、窒素（Ｎ２）雰囲気中で１０００℃の熱処理を行ない
、Ａ５＋イオン注入によるＮ型不純物拡散層であるソー
ス（ドレイン）領域２９及びドレイン（ソース〕領域２
９′を形成する。
以上の工程によってドレイン（ソース）領域２９′と隣
接トランジスタのＭ ｏ Ａｌ ｏシリサイド／多結晶
Ｓｉ構造のゲート電極とのダイレクトコンタクト部を有
する半導体装置が作製される。
接トランジスタのＭ ｏ Ａｌ ｏシリサイド／多結晶
Ｓｉ構造のゲート電極とのダイレクトコンタクト部を有
する半導体装置が作製される。
このダイレクトコンタクト部は前述のようにＬＳＩに適
した良好なオーミック特性を有する低抵抗値を示し、良
好な半導体装置が得られる。
した良好なオーミック特性を有する低抵抗値を示し、良
好な半導体装置が得られる。
なお、上記の説明においては、電極を構成する材料とし
てモリブデン（Ｍｏ）とそのシリサイドを用いた例につ
いて説明したが、本発明はこれに限定されるものではな
（、タングステン（Ｗ）等のような他の高融点金属及び
そのシリサイドとの組合せを用いても良く、また異種の
金属と金属シリサイドとの組合せのものを用いても同様
の効果が得られるものである。
てモリブデン（Ｍｏ）とそのシリサイドを用いた例につ
いて説明したが、本発明はこれに限定されるものではな
（、タングステン（Ｗ）等のような他の高融点金属及び
そのシリサイドとの組合せを用いても良く、また異種の
金属と金属シリサイドとの組合せのものを用いても同様
の効果が得られるものである。
〈発明の効果〉
以上のように本発明によれば、良好なオーミック特性を
有する低抵抗ダイレクトコンタクトを含んだ高融点金属
ゲート半導体装置を得ることが出来、ＭＯ５ＬＳＩに用
いて好適である。
有する低抵抗ダイレクトコンタクトを含んだ高融点金属
ゲート半導体装置を得ることが出来、ＭＯ５ＬＳＩに用
いて好適である。
第１図は本発明に係るダイレクトコンタクト構造の作製
工程の一例を示す図、第２図はダイレクトコンタクト部
Ｉ−Ｖ特性を示す図、第３図は本発明の一実施例として
の半導体装置の作製工程の一例を示す図である。
１１・・・Ｐ型
（＋００）シリコン基板、３・・・ゲート酸化膜、４・
・・ダイレクトコンタクト開孔部、５・・・多結晶シリ
コン膜、６・・・Ｎ型拡散層、７・・・モリブデンシリ
サイド膜、８・・モリブデン膜、１０・・・Ｎ型不純物
拡散層。 代理人 弁理士 福 士 愛 彦（他２名）第１図 第２図 第３図
工程の一例を示す図、第２図はダイレクトコンタクト部
Ｉ−Ｖ特性を示す図、第３図は本発明の一実施例として
の半導体装置の作製工程の一例を示す図である。
１１・・・Ｐ型
（＋００）シリコン基板、３・・・ゲート酸化膜、４・
・・ダイレクトコンタクト開孔部、５・・・多結晶シリ
コン膜、６・・・Ｎ型拡散層、７・・・モリブデンシリ
サイド膜、８・・モリブデン膜、１０・・・Ｎ型不純物
拡散層。 代理人 弁理士 福 士 愛 彦（他２名）第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １、高融点金属膜と多結晶シリコン膜の間に高融点シリ
サイド膜を挿入した高融点金属多層構造を有し、前記多
結晶シリコン膜の一部が半導体基板に接触して成る構造
を備えたことを特徴とする半導体装置。 ２、上記多結晶シリコン膜はリンを含んで成ることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ３、上記高融点シリサイド膜は５０Å乃至３００Åの膜
厚を有して成ることを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203078A JPS6180865A (ja) | 1984-09-27 | 1984-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203078A JPS6180865A (ja) | 1984-09-27 | 1984-09-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180865A true JPS6180865A (ja) | 1986-04-24 |
Family
ID=16467987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203078A Pending JPS6180865A (ja) | 1984-09-27 | 1984-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180865A (ja) |
-
1984
- 1984-09-27 JP JP59203078A patent/JPS6180865A/ja active Pending
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