JPS6180871A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6180871A JPS6180871A JP59202317A JP20231784A JPS6180871A JP S6180871 A JPS6180871 A JP S6180871A JP 59202317 A JP59202317 A JP 59202317A JP 20231784 A JP20231784 A JP 20231784A JP S6180871 A JPS6180871 A JP S6180871A
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- semiconductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体ヘテロ接合界面における高速なキャリア
を用いた半導体装置に関するものである。
を用いた半導体装置に関するものである。
従来の電子親和力の相異なるペテロ接合を用いた電界効
果型トランジスタ（以下ではＦＥＴと略記する）の構造
断面図（特願昭５５第８２０３５号参照）を第７図に示
す。第７図において、７１は例えばＧａんからなる半絶
縁性基板、７２は例えばノンドープＧ ａ Ａ ｓから
なる高純圧の第１の半導体層、７３は高いドナー不純物
密度を含有し、第１の半導体層７２の電子親和力よりも
小さい電子親和力を有する例えばＡｌ ｏ、ｓＧｈ Ｏ
，７ＡＳからなる第２の半導体層、７４はソース電極、
７５はゲートＫＭ、７６＋ｉドレイン電極、７８は２次
元電子層である。この素子はゲート電極７５に印加され
た電圧により２次元電子層７８の電子゛濃度を制御して
他に設けられた２個の電極７４と７６との間に形成され
る電流通路インピーダンスを制御することを基本原理と
するＦＥＴである。
果型トランジスタ（以下ではＦＥＴと略記する）の構造
断面図（特願昭５５第８２０３５号参照）を第７図に示
す。第７図において、７１は例えばＧａんからなる半絶
縁性基板、７２は例えばノンドープＧ ａ Ａ ｓから
なる高純圧の第１の半導体層、７３は高いドナー不純物
密度を含有し、第１の半導体層７２の電子親和力よりも
小さい電子親和力を有する例えばＡｌ ｏ、ｓＧｈ Ｏ
，７ＡＳからなる第２の半導体層、７４はソース電極、
７５はゲートＫＭ、７６＋ｉドレイン電極、７８は２次
元電子層である。この素子はゲート電極７５に印加され
た電圧により２次元電子層７８の電子゛濃度を制御して
他に設けられた２個の電極７４と７６との間に形成され
る電流通路インピーダンスを制御することを基本原理と
するＦＥＴである。
このＦＥＴの場合は周知のように、第１とＷＪ２との半
導体層７２ 、７３の界面近傍に蓄積された２次元電子
は、特に不純物散乱の影響が少なくなるために極めて大
きな電子移動便を有し、特に超高速性及び低雑音性に優
れた効果が得られる・第８図は例えばノーマリオン型の
場合の熱平衡状態におけるゲート電極７５の直下のエネ
ルギーバンド図を示したものである。ここで、民は伝導
帯下端のエネルギー準位、ＥＦはフエ・ルミ準位、１ｓ
Ｅｃは第１及び第２の半導体層７２ 、７３の電子親和
力の差、ｔｓｅはショットキ障壁の高さ、■はイオン化
したドナー不純物を表わしている。
導体層７２ 、７３の界面近傍に蓄積された２次元電子
は、特に不純物散乱の影響が少なくなるために極めて大
きな電子移動便を有し、特に超高速性及び低雑音性に優
れた効果が得られる・第８図は例えばノーマリオン型の
場合の熱平衡状態におけるゲート電極７５の直下のエネ
ルギーバンド図を示したものである。ここで、民は伝導
帯下端のエネルギー準位、ＥＦはフエ・ルミ準位、１ｓ
Ｅｃは第１及び第２の半導体層７２ 、７３の電子親和
力の差、ｔｓｅはショットキ障壁の高さ、■はイオン化
したドナー不純物を表わしている。
第７図に示した従来構造ＦＥＴにおいては、表面半導体
層となる第２の半導体層７３が極めて高濃度に不純物ド
ープされているために第２の半導体層７３とゲート電極
７５とのショットキ界面においてトンネル電流が流れや
すいためゲートの逆耐圧が小さく、従って外部からのサ
ージ電圧等々の雑音に弱いという欠点を有していた。
層となる第２の半導体層７３が極めて高濃度に不純物ド
ープされているために第２の半導体層７３とゲート電極
７５とのショットキ界面においてトンネル電流が流れや
すいためゲートの逆耐圧が小さく、従って外部からのサ
ージ電圧等々の雑音に弱いという欠点を有していた。
このような低耐圧性の対策の一つとして第９図に示す構
造が報告されている（ジャパニーズ・ジャーナル・オブ
・アプライド・フイジイツクス（Ｊｐｎ、 Ｊ、Ａｐｐ
ｔ、 Ｐｈｙｓ、 ） ２１巻、２号、 １９８２年。
造が報告されている（ジャパニーズ・ジャーナル・オブ
・アプライド・フイジイツクス（Ｊｐｎ、 Ｊ、Ａｐｐ
ｔ、 Ｐｈｙｓ、 ） ２１巻、２号、 １９８２年。
Ｌ Ｌ１２〜Ｌ １２４ページ）。図中において８１は
絶縁膜を表わしており、従来報告においては８００人程
鹿の酸化膜が用いられていた。しかしながら、第９図に
示した１１４造のＦＥＴにおいては耐圧面では改善され
るものの、該第２の半導体層７３と絶縁膜８１との界面
は通常界面準位密度が高いため、容量−電圧特性の周波
数分散が大きく、従って素子の特性劣化及び信頼性の低
下を招くという欠点があり、また、絶縁膜８１が厚いた
めに相互コンダクタンスｇｍが低下するという欠点があ
った。
絶縁膜を表わしており、従来報告においては８００人程
鹿の酸化膜が用いられていた。しかしながら、第９図に
示した１１４造のＦＥＴにおいては耐圧面では改善され
るものの、該第２の半導体層７３と絶縁膜８１との界面
は通常界面準位密度が高いため、容量−電圧特性の周波
数分散が大きく、従って素子の特性劣化及び信頼性の低
下を招くという欠点があり、また、絶縁膜８１が厚いた
めに相互コンダクタンスｇｍが低下するという欠点があ
った。
本発明の目的は以上のような従来技術における欠点を改
良し、耐圧性、信頼性に優れるヘテロ接合を用いた高性
能な半導体装置を提供することにある。
良し、耐圧性、信頼性に優れるヘテロ接合を用いた高性
能な半導体装置を提供することにある。
本発明は高純度あるいは低不純物密度の第１の半導体層
と、該第１の半導体の電子親和力：り小さい電子親和力
又は該第１の半導体層の有する電 １子親和力とエネ
ルギーギャップとの和よシ大きい電子親和力とエネルギ
ーギャップとの和の値を有する高不純物密度の第２の半
導体層とのヘテロ接合界面に電流通路が形成され、該電
流通路の導電度を制御するゲート電極と、その両側に配
置された他の２つの電極とを具備した半導体装置におい
て、該ゲート電極と表面側となる前記一方の半導体層と
の間に、該表面半導体層を構成する元素の窒化物の膜を
形成したことを特徴とする半導体装置である。
と、該第１の半導体の電子親和力：り小さい電子親和力
又は該第１の半導体層の有する電 １子親和力とエネ
ルギーギャップとの和よシ大きい電子親和力とエネルギ
ーギャップとの和の値を有する高不純物密度の第２の半
導体層とのヘテロ接合界面に電流通路が形成され、該電
流通路の導電度を制御するゲート電極と、その両側に配
置された他の２つの電極とを具備した半導体装置におい
て、該ゲート電極と表面側となる前記一方の半導体層と
の間に、該表面半導体層を構成する元素の窒化物の膜を
形成したことを特徴とする半導体装置である。
以下に本発明を図によって説明する。なお、説明の都合
上、特定の材料を用いて説明するが、本発明の原理に照
合すれば他の材料にも同様に適用できることは明らかで
ある。
上、特定の材料を用いて説明するが、本発明の原理に照
合すれば他の材料にも同様に適用できることは明らかで
ある。
本発明による半導体装置の具体的構造は第１図に例示す
る通りである。第１図において、１１は半ね練性基板、
しは高純度あるいは低不純物密度の第１の半導体層、１
３は該第１の半導体層しの電子親和力よりも小さい電子
親和力を有するか、又は該第１の半導体層１２の有する
電子親和力とエネルギーギャップとの和より大きい電子
親和力とエネルギーギャップとの和の値を有する高不純
物密度の第２の半導体層、１４は表面側半導体層である
第２の半導体層１３を構成する元素の窒化物による絶縁
膜、１５はソース電極領域、１６はゲート電極、１７は
ドレイン電極領域、１８は２次元キャリア層をそれぞれ
表わしている。第２図は、第】図に示した本発明にがか
るＦＥＴ構造において、熱平衡状態下におけるゲート下
でのエネルギーバンド図の一例を表わしている。なお、
第２図は、第２の半導体層１３に第１の半導体層Ｌ２の
電子親和力より小さい電子親和力を有し、かつ高いドナ
ー不純物密度ヲ有した半導体層を用いたノーマリオン型
のＦＥＴを仮定している・従って、両生導体層間のヘテ
ロ接合界面の電流通路は２次元電子層１８となる。ここ
でＥＶｆｉ価電子帯上端のエネルギー準位を表わしてい
る。本発明の原理は、該第２の半導体層１３を構成する
元素の窒化物を表面半導体層となる該第２の半導体層１
３とゲート電極１６の間に極薄の膜に形成することによ
って、相互コンダクタンスｇｍの低下を最小限に抑制し
、しかもゲート電極１６と接触する界面でのエネルギー
ギャップを拡げる作用によりゲートトンネル電流を低減
し、ゲート逆耐圧を向上させることにある０本発明に重
要な窒化物の膜１４は、第９図に示した従来構造におい
て用いられていた酸化絶縁膜に比べ極めて薄いものであ
り、いわばバルクとしての性質は完全には有することが
できない表面変成膜に相当するものである。しかも、窒
化物の膜１４はこれと接触する表面側半導体層（実施例
の場合、第２の半導体層１３）を構成する元素を主成分
とすることから、該窒化物の膜１４と該表面側半導体層
との界面は格子歪も少なく、従って、界面準位密度も比
較的少ないものとなる。ここで該窒化物の膜１４は２０
０人程度以上にするとｇｍの著しい低下を招くばかシで
なく、バルク本来の性質を有することができるようにな
るため、該窒化物の膜１４と該表面側半導体層との界面
の格子歪にも影響を与え、該界面準位密度の増加を招く
。その結果、該半導体装置において著しい特性劣化を招
くこととなる・したがって、半導体装置の特性向上のた
めにはプラズマガス中の処理等々により、菫化物の膜１
４を数原子層程度の膜厚にすることが必要である・ 以上示した本発明の原理に従えば、相互コンダクタンス
が大きくしかも、ゲート逆耐圧が大きな高性能性、高信
頼性を同時に有した半導体装置を提供できることは明ら
かである。
る通りである。第１図において、１１は半ね練性基板、
しは高純度あるいは低不純物密度の第１の半導体層、１
３は該第１の半導体層しの電子親和力よりも小さい電子
親和力を有するか、又は該第１の半導体層１２の有する
電子親和力とエネルギーギャップとの和より大きい電子
親和力とエネルギーギャップとの和の値を有する高不純
物密度の第２の半導体層、１４は表面側半導体層である
第２の半導体層１３を構成する元素の窒化物による絶縁
膜、１５はソース電極領域、１６はゲート電極、１７は
ドレイン電極領域、１８は２次元キャリア層をそれぞれ
表わしている。第２図は、第】図に示した本発明にがか
るＦＥＴ構造において、熱平衡状態下におけるゲート下
でのエネルギーバンド図の一例を表わしている。なお、
第２図は、第２の半導体層１３に第１の半導体層Ｌ２の
電子親和力より小さい電子親和力を有し、かつ高いドナ
ー不純物密度ヲ有した半導体層を用いたノーマリオン型
のＦＥＴを仮定している・従って、両生導体層間のヘテ
ロ接合界面の電流通路は２次元電子層１８となる。ここ
でＥＶｆｉ価電子帯上端のエネルギー準位を表わしてい
る。本発明の原理は、該第２の半導体層１３を構成する
元素の窒化物を表面半導体層となる該第２の半導体層１
３とゲート電極１６の間に極薄の膜に形成することによ
って、相互コンダクタンスｇｍの低下を最小限に抑制し
、しかもゲート電極１６と接触する界面でのエネルギー
ギャップを拡げる作用によりゲートトンネル電流を低減
し、ゲート逆耐圧を向上させることにある０本発明に重
要な窒化物の膜１４は、第９図に示した従来構造におい
て用いられていた酸化絶縁膜に比べ極めて薄いものであ
り、いわばバルクとしての性質は完全には有することが
できない表面変成膜に相当するものである。しかも、窒
化物の膜１４はこれと接触する表面側半導体層（実施例
の場合、第２の半導体層１３）を構成する元素を主成分
とすることから、該窒化物の膜１４と該表面側半導体層
との界面は格子歪も少なく、従って、界面準位密度も比
較的少ないものとなる。ここで該窒化物の膜１４は２０
０人程度以上にするとｇｍの著しい低下を招くばかシで
なく、バルク本来の性質を有することができるようにな
るため、該窒化物の膜１４と該表面側半導体層との界面
の格子歪にも影響を与え、該界面準位密度の増加を招く
。その結果、該半導体装置において著しい特性劣化を招
くこととなる・したがって、半導体装置の特性向上のた
めにはプラズマガス中の処理等々により、菫化物の膜１
４を数原子層程度の膜厚にすることが必要である・ 以上示した本発明の原理に従えば、相互コンダクタンス
が大きくしかも、ゲート逆耐圧が大きな高性能性、高信
頼性を同時に有した半導体装置を提供できることは明ら
かである。
次に本発明かかる第１の実施例を具体的数値を用いて詳
しく説明する。
しく説明する。
（実施例１）
本実施例における円πの構造断面図は第１図と同様であ
るψ第１図に示した実施例においては、■に半絶縁性の
ＧａＡｓ基板を、臣に不純物濃度がｌ ＸＩＯ”ｃＷＬ
−３以下で膜厚１／ＡｍのノンドープＧａＡｓを、１３
にドナー不純物濃度が２ Ｘ １０” ｃｘ−３程度で
膜厚５００λのｎ型のｋｌ ０．３ＧＪＬ ｏ、ｙＡ＋
ｓｉ、１４に膜厚２０人程度のん奢、１５及び１７にＡ
ｕＧｅ／Ｎｉによるオーミック電極を、１６にＭによる
ゲート電極を用いる。上記 １構造により両半導
体層圏、１３のヘテロ接＆回間に２次元キャリア層とし
て２次元電子層１８が形成される１本発明に重要な絶縁
膜１４は、例えば温度Ｔ＝６００℃程度のＮＨ，ガス雰
囲気中でプラズマ処理することによって形成される。ま
た、本実施例において、熱平衡状態におけるゲート下で
のエネルギーバンド図は第２図と同じである。極薄膜（
ＡＪＮ）１４を形成することにより、ゲート電極１６と
該ＡＪＮ膜１４との界面のエネルギーギャップは、Ｍ膜
１４が形成されない場合に比べ大きくなる。これにより
ゲート逆耐圧は大幅に改善され、サージ電圧等の外部雑
音に対してもかなり強くなり、信頼性向上をはかること
ができた。また、ＡＪＮ膜１膜上４成したことによる相
互コンダクタンスの低下は極めて小さく、実用上問題に
はならないものであった。
るψ第１図に示した実施例においては、■に半絶縁性の
ＧａＡｓ基板を、臣に不純物濃度がｌ ＸＩＯ”ｃＷＬ
−３以下で膜厚１／ＡｍのノンドープＧａＡｓを、１３
にドナー不純物濃度が２ Ｘ １０” ｃｘ−３程度で
膜厚５００λのｎ型のｋｌ ０．３ＧＪＬ ｏ、ｙＡ＋
ｓｉ、１４に膜厚２０人程度のん奢、１５及び１７にＡ
ｕＧｅ／Ｎｉによるオーミック電極を、１６にＭによる
ゲート電極を用いる。上記 １構造により両半導
体層圏、１３のヘテロ接＆回間に２次元キャリア層とし
て２次元電子層１８が形成される１本発明に重要な絶縁
膜１４は、例えば温度Ｔ＝６００℃程度のＮＨ，ガス雰
囲気中でプラズマ処理することによって形成される。ま
た、本実施例において、熱平衡状態におけるゲート下で
のエネルギーバンド図は第２図と同じである。極薄膜（
ＡＪＮ）１４を形成することにより、ゲート電極１６と
該ＡＪＮ膜１４との界面のエネルギーギャップは、Ｍ膜
１４が形成されない場合に比べ大きくなる。これにより
ゲート逆耐圧は大幅に改善され、サージ電圧等の外部雑
音に対してもかなり強くなり、信頼性向上をはかること
ができた。また、ＡＪＮ膜１膜上４成したことによる相
互コンダクタンスの低下は極めて小さく、実用上問題に
はならないものであった。
（実施例２）
本実施例におけるＦＥＴの構造断面図を第３図に示す、
第１図及び第２図と同一構成部分は同一番号で示す。第
３図に示した実施例において、２１に半絶縁性のＧａＡ
ｓ基板を、２２に不純物濃度が１×１０”ｃｍ−３以下
で膜厚０．５μｍのノンドープＧａＡｓを、２３に不純
物濃度がｌＸ１０ｃｍ 以下で膜厚０．５μｍのノン
ドープｋｌｊ ｏ、３Ｇａ ｏ、ｔＡｓを、２４にドナ
ー不純物０度が２ＸｌＯｃＩｒＬ 程度で膜厚５００
人のｎ型のＭｏ、５Ｇｎｏ、ｙＭを、２５に不純物密度
がｌ Ｘ １０”ｃｍ−３以下でＰｆＬ）７０．ｘμｍ
のノンドープＧａＡｓ ｅ、２６にドナー不純物密度が
２ＸＩＯα 程度で膜厚３００人のｎ型のＧａＡ ｓを
、１４に膜厚５０人のＧａＮ ｆ、、１５及び１７にＡ
ｕＧｅ／Ｎｉによるオーミック電極を、１６にＷによる
ゲート電極を用いる。２次元キャリア層としては、２次
元電子層がか形成される０本実施例において窒化絶縁膜
１４は、例えば馬及びＮ、ガス雰囲気中でプラズマ処理
した後、プラズマ気相化学反応装置（プラズマＣＶＤ
）’を用いて形成することができる・不例の熱平衡状態
におけるゲート下でのエネルギーバンド図は第４図のと
おりである。また、本実施例における効果は第１の実施
例と同様であった。
第１図及び第２図と同一構成部分は同一番号で示す。第
３図に示した実施例において、２１に半絶縁性のＧａＡ
ｓ基板を、２２に不純物濃度が１×１０”ｃｍ−３以下
で膜厚０．５μｍのノンドープＧａＡｓを、２３に不純
物濃度がｌＸ１０ｃｍ 以下で膜厚０．５μｍのノン
ドープｋｌｊ ｏ、３Ｇａ ｏ、ｔＡｓを、２４にドナ
ー不純物０度が２ＸｌＯｃＩｒＬ 程度で膜厚５００
人のｎ型のＭｏ、５Ｇｎｏ、ｙＭを、２５に不純物密度
がｌ Ｘ １０”ｃｍ−３以下でＰｆＬ）７０．ｘμｍ
のノンドープＧａＡｓ ｅ、２６にドナー不純物密度が
２ＸＩＯα 程度で膜厚３００人のｎ型のＧａＡ ｓを
、１４に膜厚５０人のＧａＮ ｆ、、１５及び１７にＡ
ｕＧｅ／Ｎｉによるオーミック電極を、１６にＷによる
ゲート電極を用いる。２次元キャリア層としては、２次
元電子層がか形成される０本実施例において窒化絶縁膜
１４は、例えば馬及びＮ、ガス雰囲気中でプラズマ処理
した後、プラズマ気相化学反応装置（プラズマＣＶＤ
）’を用いて形成することができる・不例の熱平衡状態
におけるゲート下でのエネルギーバンド図は第４図のと
おりである。また、本実施例における効果は第１の実施
例と同様であった。
（実施例３）
本実施例におけるＦＥＴの４１り造断面図は紀５図に示
すとおりである。第１図乃至第４図と同−信成部分は同
一番号で示す。第５図に示した実施例において、３１に
半絶縁性のＧａＡｓ基＆を、３２に不、’ｆＪ１１物濃
度がＩＸＬＯ儂 以下でｊ換厚１／Ａｍ程度のノンドー
グＧｅを、３３にアクセプタ不純物密度が２×１０１８
σ 程度で膜厚５００人のｐ型のＧａＡｓを、あに膜厚
２０Ａ程度のＧａＮを、１５及び１７にＡｕＧｅ／Ｎｉ
によるオーミック電極を、１６にんによるゲート電極を
用いる。本例において、２次元キャリア層は２次元正孔
筋３５となる。また極薄絶縁膜１４は、例えば有機金６
気相成長法（ＩｋｌＤＣＶＤ ＞によって形成すること
ができる０本例における熱平衡状態下でのゲート電極直
下のエネルギーバンド図は第６図のとおりである。ここ
で、ｅはイオン化したアクセプタ不純物を表わしている
。また、本例の効果は第１及び第２の実施例と同様であ
った。
すとおりである。第１図乃至第４図と同−信成部分は同
一番号で示す。第５図に示した実施例において、３１に
半絶縁性のＧａＡｓ基＆を、３２に不、’ｆＪ１１物濃
度がＩＸＬＯ儂 以下でｊ換厚１／Ａｍ程度のノンドー
グＧｅを、３３にアクセプタ不純物密度が２×１０１８
σ 程度で膜厚５００人のｐ型のＧａＡｓを、あに膜厚
２０Ａ程度のＧａＮを、１５及び１７にＡｕＧｅ／Ｎｉ
によるオーミック電極を、１６にんによるゲート電極を
用いる。本例において、２次元キャリア層は２次元正孔
筋３５となる。また極薄絶縁膜１４は、例えば有機金６
気相成長法（ＩｋｌＤＣＶＤ ＞によって形成すること
ができる０本例における熱平衡状態下でのゲート電極直
下のエネルギーバンド図は第６図のとおりである。ここ
で、ｅはイオン化したアクセプタ不純物を表わしている
。また、本例の効果は第１及び第２の実施例と同様であ
った。
〔発明の効果〕
以上説明したように本発明によれば、相互コンダクタン
スが大きく、しかも同時に耐圧性に優れた効果を有す半
導体装置が得られ、またノーマリ・オフ型の電界効果型
トランジスタに用いることにより、論理振幅の増大を計
ることができる効果を有するものである。
スが大きく、しかも同時に耐圧性に優れた効果を有す半
導体装置が得られ、またノーマリ・オフ型の電界効果型
トランジスタに用いることにより、論理振幅の増大を計
ることができる効果を有するものである。
第１図、第３図、第５図はそれぞれ本発明にかかる半導
体装置の実施例の構造断面図、第２図。 第４図、第６図は各実施例におけるエネルギーバンド図
である。第７図、第９図は従来の電界効果型トランジス
タの構造断面図、第８図は従来例におけるエネルギーバ
ンド図である。 １１．２１．３１・・・高抵抗基板、１２，２５．３２
・・・低不純物密度“°°低不純物密度の半導体層、２
６・・・高不純物密度の半導体層、１８．２７．３５・
・・二次元キャリア層、１５・・・ソース電極領域、１
７・・・ドレイン電極領域、１６・・・ゲート電極 特許出願人 日本電気株式会社 第２図 第３図 第４図 第ろ因 第６図 第７図
体装置の実施例の構造断面図、第２図。 第４図、第６図は各実施例におけるエネルギーバンド図
である。第７図、第９図は従来の電界効果型トランジス
タの構造断面図、第８図は従来例におけるエネルギーバ
ンド図である。 １１．２１．３１・・・高抵抗基板、１２，２５．３２
・・・低不純物密度“°°低不純物密度の半導体層、２
６・・・高不純物密度の半導体層、１８．２７．３５・
・・二次元キャリア層、１５・・・ソース電極領域、１
７・・・ドレイン電極領域、１６・・・ゲート電極 特許出願人 日本電気株式会社 第２図 第３図 第４図 第ろ因 第６図 第７図
Claims (1)
- （１）高純度あるいは低不純物密度の第１の半導体層と
、該第１の半導体の電子親和力より小さい電子親和力又
は該第１の半導体層の電子親和力とエネルギーギャップ
との和より大きい電子親和力とエネルギーギャップとの
和の値を有する高不純物密度の第２の半導体層とのヘテ
ロ接合界面に電流通路が形成され、該電流通路の導電度
を制御するゲート電極と、その両側に配置された他の２
つの電極を具備した半導体装置において、該ゲート電極
と表面側となる前記一方の半導体層との間に、該表面側
半導体層を構成する元素の窒化物による絶縁膜を形成し
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202317A JPH088349B2 (ja) | 1984-09-27 | 1984-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202317A JPH088349B2 (ja) | 1984-09-27 | 1984-09-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180871A true JPS6180871A (ja) | 1986-04-24 |
| JPH088349B2 JPH088349B2 (ja) | 1996-01-29 |
Family
ID=16455541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202317A Expired - Lifetime JPH088349B2 (ja) | 1984-09-27 | 1984-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088349B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161235A (en) * | 1990-02-20 | 1992-11-03 | University Of Virginia Alumni Patents Foundation | Field-effect compound semiconductive transistor with GaAs gate to increase barrier height and reduce turn-on threshold |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853863A (ja) * | 1981-09-26 | 1983-03-30 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-09-27 JP JP59202317A patent/JPH088349B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853863A (ja) * | 1981-09-26 | 1983-03-30 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161235A (en) * | 1990-02-20 | 1992-11-03 | University Of Virginia Alumni Patents Foundation | Field-effect compound semiconductive transistor with GaAs gate to increase barrier height and reduce turn-on threshold |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088349B2 (ja) | 1996-01-29 |
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