JPS6187322A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6187322A JPS6187322A JP59192301A JP19230184A JPS6187322A JP S6187322 A JPS6187322 A JP S6187322A JP 59192301 A JP59192301 A JP 59192301A JP 19230184 A JP19230184 A JP 19230184A JP S6187322 A JPS6187322 A JP S6187322A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置製造における、シリコン中べのＮ
型不純物拡散層の形成方法に関する。
型不純物拡散層の形成方法に関する。
従来の半導体装置製造方法によるＮ型不純物拡散層の形
成は、Ｊ 、 Ｆ２１ｅｃｔｒｏｃｈｅｍ、Ｓｏｃ １
１４５、■０１ １５１．Ｎ（Ｌ５（１９８４）の様に
、３１ｐ＋イオンを、イオン注入装置を用いてシリコン
中に注入後１ハロジェン・ランプにより短時間アニーリ
ングを行なうことにより、浅い接合を持つ不純物拡散層
の形成がなされていた。
成は、Ｊ 、 Ｆ２１ｅｃｔｒｏｃｈｅｍ、Ｓｏｃ １
１４５、■０１ １５１．Ｎ（Ｌ５（１９８４）の様に
、３１ｐ＋イオンを、イオン注入装置を用いてシリコン
中に注入後１ハロジェン・ランプにより短時間アニーリ
ングを行なうことにより、浅い接合を持つ不純物拡散層
の形成がなされていた。
しかし、前述の従来技術では、次の３個の問題点を有す
る。第１にイオン注入装置が高コスト力つ複雑な機能か
らなるため稼動率が悪い。このため拡！ｒ２ ／ｉ？ｊ
形成製造費が非常に高価にな、る。次に、シリコン中の
燐拡散層は接合が浅くなると、拡散抵抗が大きくなり、
０，２μｍ以下の接合深さを持つ燐鉱１ｎ層のシート抵
拍゛は、５０Ω／口より高コ■−抗となる。この高抵抗
は、例えば、ＭＯＳＦＥＴのソース・ドレインの拡Ｉ￥
１層においては、トランジスタのスイッチング・スピー
ドに制限を与えＬＳＩの高速化を防げる。最後に、シリ
コン中に３１ｐ＋ イオンを注入した場合、イオン注入
によるシリコンの欠陥は、３１Ｐの注入時の不純物分布
より５ｏｏｉＦ、５度深いため、短時間アニールを用い
ても、欠陥回復による増そく拡散が生じ、５００λ以下
の接合形成ができない。このため、イオン注入結晶欠陥
が、ＬＳＩの微細化に制限を与える従って、ＶＬＳＩの
製造において、従来の拡散層の形成方法は、ＶＬＳＩの
低コスト化、高速化、高集積化を困難にしていた。
る。第１にイオン注入装置が高コスト力つ複雑な機能か
らなるため稼動率が悪い。このため拡！ｒ２ ／ｉ？ｊ
形成製造費が非常に高価にな、る。次に、シリコン中の
燐拡散層は接合が浅くなると、拡散抵抗が大きくなり、
０，２μｍ以下の接合深さを持つ燐鉱１ｎ層のシート抵
拍゛は、５０Ω／口より高コ■−抗となる。この高抵抗
は、例えば、ＭＯＳＦＥＴのソース・ドレインの拡Ｉ￥
１層においては、トランジスタのスイッチング・スピー
ドに制限を与えＬＳＩの高速化を防げる。最後に、シリ
コン中に３１ｐ＋ イオンを注入した場合、イオン注入
によるシリコンの欠陥は、３１Ｐの注入時の不純物分布
より５ｏｏｉＦ、５度深いため、短時間アニールを用い
ても、欠陥回復による増そく拡散が生じ、５００λ以下
の接合形成ができない。このため、イオン注入結晶欠陥
が、ＬＳＩの微細化に制限を与える従って、ＶＬＳＩの
製造において、従来の拡散層の形成方法は、ＶＬＳＩの
低コスト化、高速化、高集積化を困難にしていた。
そこで、本発明は、このような問題点を解決するもので
、その目的とするところは、低いシート抵抗と浅い接合
を持つＮ型拡散層の製造が、安価に出来る方法を提供す
ることにある。特に、ＭＯＳＦＥＴからなるＶＬＳＩの
低コスト化、高速化、高集積化において有効である。
、その目的とするところは、低いシート抵抗と浅い接合
を持つＮ型拡散層の製造が、安価に出来る方法を提供す
ることにある。特に、ＭＯＳＦＥＴからなるＶＬＳＩの
低コスト化、高速化、高集積化において有効である。
本発明の半導体装置の製造方法は、拡散層を形成すべき
領域に、Ｔｉ、Ｗ、Ｍｏ、Ｔａなどの高１勿；点金叫シ
リサイドを形成後、該シリサイド上に、スピン・コータ
ーにより燐を含むＳＯＧ （Ｓｐｉｎ−Ｏｎ−Ｇ’１ａ
ｓｓ ） 、以下Ｓ ＯＰ Ｓ Ｇ （５ｐｉｎ一旦ｎ
−Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ−Ｉｑｌａｓｓ ）
と呼ぶ、を塗布し、５００℃以下の低温でベークした後
、ハロジェン・ランプにより９００℃以上の短時間熱処
理を行ない、該シリサイドが該拡￥ｉ層に覆われた拡散
層を形成することを特徴とする。
領域に、Ｔｉ、Ｗ、Ｍｏ、Ｔａなどの高１勿；点金叫シ
リサイドを形成後、該シリサイド上に、スピン・コータ
ーにより燐を含むＳＯＧ （Ｓｐｉｎ−Ｏｎ−Ｇ’１ａ
ｓｓ ） 、以下Ｓ ＯＰ Ｓ Ｇ （５ｐｉｎ一旦ｎ
−Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ−Ｉｑｌａｓｓ ）
と呼ぶ、を塗布し、５００℃以下の低温でベークした後
、ハロジェン・ランプにより９００℃以上の短時間熱処
理を行ない、該シリサイドが該拡￥ｉ層に覆われた拡散
層を形成することを特徴とする。
本発明の作用を述べれば、シリコン基＆表面に蓄積され
た高融点金属シリサイドｎ＞ｋは、シート抵抗の低減に
寄与する。例えばＴ１シリサイドにおいては、５００″
Ａ程度の深さで約１０Ω／口のシー ） Ｊ’ｆｆ、ｔ
ｊＣを持つ。さらに、スピン・コーターによりＳ Ｏ’
Ｐ Ｓ Ｇを塗布し、ベーク後、ハロジェン・ランプを
用いて短時間熱処理する拡散層の製造方法は、スピン・
コルターとハロジェン・ランプ炉の安価で単純な装置を
用いるために、ＬＳＩの製造コストの低減に寄与する。
た高融点金属シリサイドｎ＞ｋは、シート抵抗の低減に
寄与する。例えばＴ１シリサイドにおいては、５００″
Ａ程度の深さで約１０Ω／口のシー ） Ｊ’ｆｆ、ｔ
ｊＣを持つ。さらに、スピン・コーターによりＳ Ｏ’
Ｐ Ｓ Ｇを塗布し、ベーク後、ハロジェン・ランプを
用いて短時間熱処理する拡散層の製造方法は、スピン・
コルターとハロジェン・ランプ炉の安価で単純な装置を
用いるために、ＬＳＩの製造コストの低減に寄与する。
しかも、熱処理が単時間で行なわれるため、シリサイド
下に形成される燐拡散層は、５００λ以下の深さも可能
にし、戊い接合の形成に寄与する。燐の拡散係数は、シ
リコン中よりシリサイド中でのほうが数桁大きく、例え
ば、１０００℃６秒のハロジェン・ランプ熱処理におい
ては、１０００Ａ程度のシリサイド中を、５ＯＰＳＧ拡
散源から生じた燐が通過し、シリサイド下のシリコン基
４反中に約３００λ程度の貴拡散ハ１が形成される。
下に形成される燐拡散層は、５００λ以下の深さも可能
にし、戊い接合の形成に寄与する。燐の拡散係数は、シ
リコン中よりシリサイド中でのほうが数桁大きく、例え
ば、１０００℃６秒のハロジェン・ランプ熱処理におい
ては、１０００Ａ程度のシリサイド中を、５ＯＰＳＧ拡
散源から生じた燐が通過し、シリサイド下のシリコン基
４反中に約３００λ程度の貴拡散ハ１が形成される。
第１図は、本発明の実施例における、拡散層形成を行な
う半４体装（δ製造の断面図である。シリコン基板１上
に、シリサイド薄１１１．ｐ ２を形成し、５ＯＰＳＧ
５をスピン・コーターにより塗布後、ハロジェン・ラン
プ４を用いて短時間熱処理を行なっている。５は、シリ
コン基板への元の照射が均一になるように設計されたミ
ラーである。第４図散接合の断面図である。第１図に示
した熱処理（でより、５ＯＰＳＧ中の燐が、シリサイド
２下のシリコン基板領域７に拡散している。第２（２）
・第３図は、従来技術によりＮ型拡散層形成を行なう半
導体装置製造方法を示した断面図である。従来技術では
、シリコン基板１中に、イオン注入装置を用いて３ｉｐ
＋イオン６を注入（第２図）後、ハロジェン・ランプ４
により熱処理を行ない（第５図）、Ｎ型拡散接合７を形
成している。この時、イオン６を注入するためのイオン
注入装置は、高価で、装置が複雑なため稼働率も低い。
う半４体装（δ製造の断面図である。シリコン基板１上
に、シリサイド薄１１１．ｐ ２を形成し、５ＯＰＳＧ
５をスピン・コーターにより塗布後、ハロジェン・ラン
プ４を用いて短時間熱処理を行なっている。５は、シリ
コン基板への元の照射が均一になるように設計されたミ
ラーである。第４図散接合の断面図である。第１図に示
した熱処理（でより、５ＯＰＳＧ中の燐が、シリサイド
２下のシリコン基板領域７に拡散している。第２（２）
・第３図は、従来技術によりＮ型拡散層形成を行なう半
導体装置製造方法を示した断面図である。従来技術では
、シリコン基板１中に、イオン注入装置を用いて３ｉｐ
＋イオン６を注入（第２図）後、ハロジェン・ランプ４
により熱処理を行ない（第５図）、Ｎ型拡散接合７を形
成している。この時、イオン６を注入するためのイオン
注入装置は、高価で、装置が複雑なため稼働率も低い。
このため従来の拡散層形成製造費が非常に高価である。
さらＱζ、燐の固溶限界のため、Ｎ型拡散層の抵抗率が
’＋ｔｒ４Ｊ限され、接合が浅くなると、拡散抵抗が大
きくなる。また、イオン注入は、シリコン基板の結晶性
を破壊するため、イオン注入時の結晶欠陥は、燐不純物
分布より５００λ以上深く存在し、熱処理による欠陥回
復に伴う、燐不純物の増連拡散が生じ、５ｏｏＸ以下の
浅い接合形成ができない。以トの３貞Ａ；−ＶＬＳＩの
促Ｊ ａ ；ｆｔＭ Ｔ８ ｆ 六いて−Ｖ Ｔ。
’＋ｔｒ４Ｊ限され、接合が浅くなると、拡散抵抗が大
きくなる。また、イオン注入は、シリコン基板の結晶性
を破壊するため、イオン注入時の結晶欠陥は、燐不純物
分布より５００λ以上深く存在し、熱処理による欠陥回
復に伴う、燐不純物の増連拡散が生じ、５ｏｏＸ以下の
浅い接合形成ができない。以トの３貞Ａ；−ＶＬＳＩの
促Ｊ ａ ；ｆｔＭ Ｔ８ ｆ 六いて−Ｖ Ｔ。
ＳＸの低コスト化、高速化、高集積化を防げる原因とな
る。一方、第１図、第４図に示した本発明による製造方
法では、イオン注入袋［ａに代わり５ＯＰＳＧを用い、
イオン注入法に代わり、高温短時間熱拡散法を用い、シ
ート抵抗の低減のためシリサイド薄膜層を形成している
ため、製造が安価ンこでき、シート抵抗の小さい浅い接
合が可能になる。１タリ造装置の低コスト化はＶＬＳＩ
を低コストにし、浅い接合はＶＬＳＩの微細化を可能に
し、低いシート抵抗で浅い接合はＶＬＳＩの高速化を可
能にする。
る。一方、第１図、第４図に示した本発明による製造方
法では、イオン注入袋［ａに代わり５ＯＰＳＧを用い、
イオン注入法に代わり、高温短時間熱拡散法を用い、シ
ート抵抗の低減のためシリサイド薄膜層を形成している
ため、製造が安価ンこでき、シート抵抗の小さい浅い接
合が可能になる。１タリ造装置の低コスト化はＶＬＳＩ
を低コストにし、浅い接合はＶＬＳＩの微細化を可能に
し、低いシート抵抗で浅い接合はＶＬＳＩの高速化を可
能にする。
第５図から第８図は、本発明によるＮ型拡散層の形成方
法をＭＯＳ −１１１ＩＥＴのソース・ドレイ／及びゲ
ートに適用した場合の工程断ｆｆｚｉ図である。
法をＭＯＳ −１１１ＩＥＴのソース・ドレイ／及びゲ
ートに適用した場合の工程断ｆｆｚｉ図である。
第５図において、シリコン基板１上には、ゲート酸化膜
８．多結晶シリコンゲー）％極１０及びサイド・ワール
絶縁膜５１０２９が形成されている。Ｆ、 ６図におい
て、ゲート電極、ソース及びドレイン上に選択的に高融
点金属または高融点金属層１１を形成する。第７図では
、基板に５ＯＰＳＧ１２を各ピン・コーターにて塗布す
る。ベークし１ハロジェン・ランプによる高温短時間熱
処理を行なうことにより、第８図に示すような浅いＮ型
拡散層を持つＭＯ３−ＦＥＴが田来る。嬉意図のＭＯ３
−Ｆ’ＥＴでは、ソース・ドレイン領域において、シー
ト抵抗の小さいシリサイド１１が浅い燐拡散接合層１２
に覆われている。さらに、ゲート電極多結晶シリコン表
面層にもシリサイド層が形成されている。このため、浅
い接合は、接合容量を小さくし、ＭＯ３−１１１’Ｆｉ
Ｔのスイッチングを速くすると同時にＭＯＳ −ＦＩＴ
の微細化が可能になる。さらに、ソース・ドレイン及び
ゲー）を極のシリサイド層は各々のシート抵抗を小さく
しＭＯＳ −ＰＥＴのスイッチング速度に寄与する。
８．多結晶シリコンゲー）％極１０及びサイド・ワール
絶縁膜５１０２９が形成されている。Ｆ、 ６図におい
て、ゲート電極、ソース及びドレイン上に選択的に高融
点金属または高融点金属層１１を形成する。第７図では
、基板に５ＯＰＳＧ１２を各ピン・コーターにて塗布す
る。ベークし１ハロジェン・ランプによる高温短時間熱
処理を行なうことにより、第８図に示すような浅いＮ型
拡散層を持つＭＯ３−ＦＥＴが田来る。嬉意図のＭＯ３
−Ｆ’ＥＴでは、ソース・ドレイン領域において、シー
ト抵抗の小さいシリサイド１１が浅い燐拡散接合層１２
に覆われている。さらに、ゲート電極多結晶シリコン表
面層にもシリサイド層が形成されている。このため、浅
い接合は、接合容量を小さくし、ＭＯ３−１１１’Ｆｉ
Ｔのスイッチングを速くすると同時にＭＯＳ −ＦＩＴ
の微細化が可能になる。さらに、ソース・ドレイン及び
ゲー）を極のシリサイド層は各々のシート抵抗を小さく
しＭＯＳ −ＰＥＴのスイッチング速度に寄与する。
以上述べたように、本発明によれば、シリサイド表面上
に５ｏｐｓｏを形成し、ハロジェン・ランプ熱処理を行
なうことにより、安価にシート抵抗の低い浅いＮ型拡散
接合層を形成が可能になり、特に、ＭＯ９−ＦＥＴに適
用した場合、低コスト、高速度かつ高集積化されたＶＬ
ＳＩの製造方法を提供することができる。
に５ｏｐｓｏを形成し、ハロジェン・ランプ熱処理を行
なうことにより、安価にシート抵抗の低い浅いＮ型拡散
接合層を形成が可能になり、特に、ＭＯ９−ＦＥＴに適
用した場合、低コスト、高速度かつ高集積化されたＶＬ
ＳＩの製造方法を提供することができる。
第１図、第４図・・・・・・本発明によるＮ型拡散層形
成工程の断面図 第２図、＃Ｓ６図・・・・・・従来技術によるＮ型拡散
層形成工程断面図 第５文、第６図、第７図、第８図・・・・・・本発明に
よるＮ型拡散ｆ曽形成技術のＭＯＳＦＥＴへの適用工程
１’ｉ＃面図 １・・・・・・シリコ７Ｍ、１ｒｌ１ ２・・・・・・シリサイド ６・・・・・・５ＯＰＳＧ ４・・・・・・ハロジェン・ランプ ５・・・・・・ミラー ６・・・・・・３１Ｆ＋ イオン ７・・・・・・燐拡散層 ８・・・・−・ゲート酸化膜 ９・・・・・・サイド・ワール５ｉｎ２１０・・・・・
・多結晶シリコン １１・・・・・・シリサイド １２・・・・・・燐拡散層 以 上
成工程の断面図 第２図、＃Ｓ６図・・・・・・従来技術によるＮ型拡散
層形成工程断面図 第５文、第６図、第７図、第８図・・・・・・本発明に
よるＮ型拡散ｆ曽形成技術のＭＯＳＦＥＴへの適用工程
１’ｉ＃面図 １・・・・・・シリコ７Ｍ、１ｒｌ１ ２・・・・・・シリサイド ６・・・・・・５ＯＰＳＧ ４・・・・・・ハロジェン・ランプ ５・・・・・・ミラー ６・・・・・・３１Ｆ＋ イオン ７・・・・・・燐拡散層 ８・・・・−・ゲート酸化膜 ９・・・・・・サイド・ワール５ｉｎ２１０・・・・・
・多結晶シリコン １１・・・・・・シリサイド １２・・・・・・燐拡散層 以 上
Claims (1)
- 単結晶シリコンまたは多結晶シリコン中にＮ型拡散層
を形成する半導体装置の製造において、該拡散層上には
１０００Å程度の薄膜高融点金属シリサイド層が形成さ
れ、該シリサイド層上には、スピン・コーターにより燐
不純物を含んだケイソ化合物を含む有機溶剤を塗布し、
５００℃以下の低温でベークした後、ハロジェン・ラン
プにより９００℃以上の短時間高温熱処理を行ない、該
シリサイド下の該単結晶シリコンまたは該多結晶シリコ
ン中に燐不純物拡散層を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192301A JPH0719759B2 (ja) | 1984-09-13 | 1984-09-13 | 半導体装置の製造方法 |
| US06/756,895 US4669176A (en) | 1984-07-30 | 1985-07-19 | Method for diffusing a semiconductor substrate through a metal silicide layer by rapid heating |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192301A JPH0719759B2 (ja) | 1984-09-13 | 1984-09-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6187322A true JPS6187322A (ja) | 1986-05-02 |
| JPH0719759B2 JPH0719759B2 (ja) | 1995-03-06 |
Family
ID=16288995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59192301A Expired - Lifetime JPH0719759B2 (ja) | 1984-07-30 | 1984-09-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719759B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308790A (en) * | 1992-10-16 | 1994-05-03 | Ncr Corporation | Selective sidewall diffusion process using doped SOG |
| US5312512A (en) * | 1992-10-23 | 1994-05-17 | Ncr Corporation | Global planarization using SOG and CMP |
| US5322805A (en) * | 1992-10-16 | 1994-06-21 | Ncr Corporation | Method for forming a bipolar emitter using doped SOG |
| US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
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| JPH07183505A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体装置の製造方法 |
Citations (4)
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| JPS55110036A (en) * | 1979-02-19 | 1980-08-25 | Fujitsu Ltd | Method for preparation of semiconductor device |
| JPS58168221A (ja) * | 1982-03-29 | 1983-10-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58223320A (ja) * | 1982-06-22 | 1983-12-24 | Ushio Inc | 不純物拡散方法 |
| JPS59105366A (ja) * | 1982-12-08 | 1984-06-18 | Oki Electric Ind Co Ltd | Ｍｏｓ型トランジスタの製造方法 |
-
1984
- 1984-09-13 JP JP59192301A patent/JPH0719759B2/ja not_active Expired - Lifetime
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| JPH07183505A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0719759B2 (ja) | 1995-03-06 |
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