JPH02148725A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH02148725A JPH02148725A JP63301188A JP30118888A JPH02148725A JP H02148725 A JPH02148725 A JP H02148725A JP 63301188 A JP63301188 A JP 63301188A JP 30118888 A JP30118888 A JP 30118888A JP H02148725 A JPH02148725 A JP H02148725A
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- JP
- Japan
- Prior art keywords
- layer
- conductive film
- resist
- etching
- protrusions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ａ＆系導電膜のドライエツチングにより生じ
た突起物を除去し得る半導体集積回路装置の製造方法に
関するものである。
た突起物を除去し得る半導体集積回路装置の製造方法に
関するものである。
従来の技術
半導体デバイスの微細化・高集積化に伴い、微細パター
ンを形成することが困難となってくる。
ンを形成することが困難となってくる。
例えば、ドライエツチングにより微細ＡＱ−８ｉ配線パ
ターンを形成する場合、プラズマ中の反応によって、エ
ツチングマスク材及び配線パターン■り壁部に重合物が
生じる。この重合物は、エツチングマスク材を除去した
後も残り、配線パターンのエツジ部に突起物を形成する
ので、後に配線パターン上に絶縁膜を形成する場合、絶
縁膜の段差被覆性が悪くなるという問題がある。
ターンを形成する場合、プラズマ中の反応によって、エ
ツチングマスク材及び配線パターン■り壁部に重合物が
生じる。この重合物は、エツチングマスク材を除去した
後も残り、配線パターンのエツジ部に突起物を形成する
ので、後に配線パターン上に絶縁膜を形成する場合、絶
縁膜の段差被覆性が悪くなるという問題がある。
従来、このような問題を解決するために、エツチングマ
スク材を除去した後にウェットエツチングによって突起
物を除去するという技術がある。
スク材を除去した後にウェットエツチングによって突起
物を除去するという技術がある。
その製造方法を第３図（Ａ）〜（１）に示す。
まず、半導体基板１上にシリコン酸化膜２を形成し、そ
の後、レジストパターン３を形成する（第３図（Ａ））
。
の後、レジストパターン３を形成する（第３図（Ａ））
。
次にレジストパターン３をマスク材として、シリコン酸
化膜２の所望の領域をエツチングにより除去し、その後
、レジストパターン３を除去し、電極形成のためのコン
タクトホールを形成する。
化膜２の所望の領域をエツチングにより除去し、その後
、レジストパターン３を除去し、電極形成のためのコン
タクトホールを形成する。
（第３図（Ｂ））。
次に半導体基板１及びシリコン酸化膜２上にＡｌ−３ｉ
系導電膜４．第１層レジスト５．中間層６．第２層レジ
スト７を順次形成する（第３図（Ｃ））。
系導電膜４．第１層レジスト５．中間層６．第２層レジ
スト７を順次形成する（第３図（Ｃ））。
次にフォトリソグラフィ技術により第２層レジスト７の
所望の領域を除去し、Ａｌ−８ｉ系導電膜４からなる配
線パターンを加工するためのマスクを形成する（第３図
（Ｄ））。
所望の領域を除去し、Ａｌ−８ｉ系導電膜４からなる配
線パターンを加工するためのマスクを形成する（第３図
（Ｄ））。
次に第２層レジスト７をマスク材として中間層６の所望
の領域をエツチングにより除去し、その後、第２層レジ
スト７を除去する（第３図（Ｅ））。
の領域をエツチングにより除去し、その後、第２層レジ
スト７を除去する（第３図（Ｅ））。
次に中間層６をマスク材として第１層レジスト５の所望
の領域をドライエツチングにより除去し、その後、中間
層６をドライエツチングにより除去する。この場合、第
１層レジストをドライエツチングするときプラズマ中の
イオンがＡｌＳｉ系導電＠４をスパッタし、Ａｌ−３ｉ
系導電膜４の原子が第１層レジスト５の側壁に付着する
こと、また、中間層６をドライエツチングする時、プラ
ズマ重合により第１層レジスト５の側壁に重合物が形成
されることによって突起物８が生じる（第３図（Ｆ〉）
。
の領域をドライエツチングにより除去し、その後、中間
層６をドライエツチングにより除去する。この場合、第
１層レジストをドライエツチングするときプラズマ中の
イオンがＡｌＳｉ系導電＠４をスパッタし、Ａｌ−３ｉ
系導電膜４の原子が第１層レジスト５の側壁に付着する
こと、また、中間層６をドライエツチングする時、プラ
ズマ重合により第１層レジスト５の側壁に重合物が形成
されることによって突起物８が生じる（第３図（Ｆ〉）
。
次に第１層レジスト５をマスク材としてＡｚＳｉ系導電
膜４の所望の領域をドライエツチングにより除去する。
膜４の所望の領域をドライエツチングにより除去する。
この時、第１層レジスト５及びＡｉ！ −８ｉ糸導電膜
４の側壁部にドライエツチングによる重合物が生じ、突
起物９を形成する（第３図（Ｇ））。
４の側壁部にドライエツチングによる重合物が生じ、突
起物９を形成する（第３図（Ｇ））。
次に第１層レジスト５を酸素ラジカルを用いて除去する
（第３図（Ｈ））。
（第３図（Ｈ））。
次にウェットエツチングにより突起物８，９を除去する
（第３図（Ｉ））。
（第３図（Ｉ））。
発明が解決しようとする課題
上記製造方法の問題点を第３図を用いて次に述べる。
上記製造方法において、ウェットエツチングにより突起
物８，９を除去する場合、エツチング液がコンタクトホ
ールに浸入し、コンタクトホール内のＡｌ−３ｉ系導電
膜４の膜質が悪（エッチレートが大きい部分をエツチン
グにより除去してしまう。このため第３図（１）に示す
ようにコンタクトホール内で配線材料であるＡｌ−３ｉ
系導電膜４が断線し、コンタクト不良の原因になる。
物８，９を除去する場合、エツチング液がコンタクトホ
ールに浸入し、コンタクトホール内のＡｌ−３ｉ系導電
膜４の膜質が悪（エッチレートが大きい部分をエツチン
グにより除去してしまう。このため第３図（１）に示す
ようにコンタクトホール内で配線材料であるＡｌ−３ｉ
系導電膜４が断線し、コンタクト不良の原因になる。
課題を解決するための手段
本発明は、半導体基板上のＡｌ系導電膜にフォトレジス
トを塗布し、フォトリソグラフィ技術によりレジストパ
ターンを形成する工程、前記Ａｌ系導電膜をエツチング
する工程、前記半導体基板をエツチング液に浸漬する工
程、前記レジストパターンを除去する工程を有してなる
ことを特徴とする半導体集積回路装置の製造方法である
。
トを塗布し、フォトリソグラフィ技術によりレジストパ
ターンを形成する工程、前記Ａｌ系導電膜をエツチング
する工程、前記半導体基板をエツチング液に浸漬する工
程、前記レジストパターンを除去する工程を有してなる
ことを特徴とする半導体集積回路装置の製造方法である
。
作用
コンタクト部のＡｌ系導電膜の不用なエツチングを防ぎ
、コンタクト不良を防止することができる。
、コンタクト不良を防止することができる。
実施例
本発明の一実施例を第１図（Ａ）〜（１）を用いて説明
する。
する。
まず、半導体基板１０上にシリコン酸化膜１１を形成し
、その後、レジストパターン１２を形成する（第１図（
Ａ））。
、その後、レジストパターン１２を形成する（第１図（
Ａ））。
次にレジストパターン１２をマスク材として、シリコン
酸化膜１１の所望の領域をエツチングにより除去し、そ
の後、レジストパターン１２を除去し、電極形成のため
のコンタクトホールを形成する（第１図（Ｂ））。
酸化膜１１の所望の領域をエツチングにより除去し、そ
の後、レジストパターン１２を除去し、電極形成のため
のコンタクトホールを形成する（第１図（Ｂ））。
次に半導体基板１０及びシリコン酸化膜１１上にＡｔ’
−３ｉ系導電膜１３．第１層レジスト１４゜中間層１５
．第２層レジスト１６を順次形成する（第１図（Ｃ））
。
−３ｉ系導電膜１３．第１層レジスト１４゜中間層１５
．第２層レジスト１６を順次形成する（第１図（Ｃ））
。
次にフォトリソグラフィ技術により第２層レジスト１６
の所望の領域を除去し、Ａｌ−８ｉ系導電膜１３からな
る配線パターンを加工するためのマスクを形成する（第
１図（Ｄ））。
の所望の領域を除去し、Ａｌ−８ｉ系導電膜１３からな
る配線パターンを加工するためのマスクを形成する（第
１図（Ｄ））。
次に第２層レジスト１６をマスク材として中間層１５の
所望の領域をエツチングにより除去し、その後、第２層
レジスト１６を除去する（第１図（Ｅ））。
所望の領域をエツチングにより除去し、その後、第２層
レジスト１６を除去する（第１図（Ｅ））。
次に中間層１５をマスク材として第１層レジスト１４の
所望の領域をドライエツチングにより除去し、その後、
中間層１５をドライエツチングにより除去する。この場
合、第１層レジスト１４をドライエツチングするとき、
プラズマ中のイオンがＡｔ！−８ｉ系導電膜１３をスパ
ッタし、Ａ（−３ｉ系導電膜１３の原子が第１層レジス
ト１４の側壁に付着すること、また、中間層１５をドラ
イエツチングする時、プラズマ重合により第１層レジス
ト１４の側壁に重合物が形成されることにより突起物１
７が生じる〈第１図（Ｆ〉）。
所望の領域をドライエツチングにより除去し、その後、
中間層１５をドライエツチングにより除去する。この場
合、第１層レジスト１４をドライエツチングするとき、
プラズマ中のイオンがＡｔ！−８ｉ系導電膜１３をスパ
ッタし、Ａ（−３ｉ系導電膜１３の原子が第１層レジス
ト１４の側壁に付着すること、また、中間層１５をドラ
イエツチングする時、プラズマ重合により第１層レジス
ト１４の側壁に重合物が形成されることにより突起物１
７が生じる〈第１図（Ｆ〉）。
次に第１層レジスト１４をマスク材としてＡｌＳｉ系導
電膜１３の所望の領域をドライエツチングにより除去す
る。このとき、第１層レジスト１４及びＡｌ−８ｉ系導
電膜１３の側壁部にドライエツチングによる重合物が生
じ、突起物１８を形成する（第１図（Ｇ））。
電膜１３の所望の領域をドライエツチングにより除去す
る。このとき、第１層レジスト１４及びＡｌ−８ｉ系導
電膜１３の側壁部にドライエツチングによる重合物が生
じ、突起物１８を形成する（第１図（Ｇ））。
次にウェットエツチングにより突起物１７゜１８を除去
する。このように第１層レジスト１４がコンタクトホー
ル内に残った状態でウェットエツチングを行えば、コン
タクトホール内の配線材料であるＡｔ！−３ｉ系導電膜
１３の薄い部分が第１層レジスト１４によりエツチング
液から保護され、Ａｔ！−８ｉ系導電膜１３が切断され
コンタクト不良を引き起こすことがない（第１図（Ｈ）
）。
する。このように第１層レジスト１４がコンタクトホー
ル内に残った状態でウェットエツチングを行えば、コン
タクトホール内の配線材料であるＡｔ！−３ｉ系導電膜
１３の薄い部分が第１層レジスト１４によりエツチング
液から保護され、Ａｔ！−８ｉ系導電膜１３が切断され
コンタクト不良を引き起こすことがない（第１図（Ｈ）
）。
次に第１層レジスト膜１４を酸素ラジカルにより除去す
る（第１図（Ｉ）） 次に本発明の他の実施例を第２図（Ａ）〜（Ｃ）を用い
て説明する。
る（第１図（Ｉ）） 次に本発明の他の実施例を第２図（Ａ）〜（Ｃ）を用い
て説明する。
第２図（Ａ）に示すように半導体基板１９及びシリコン
酸化膜２０上にＡ（ｌ−３ｉ系導電膜２１を形成した後
、その上にウェットエツチング耐性の高い膜厚１１００
ｎ程度の高融点金属膜２２を形成する。例えば、エツチ
ング液が弗硝酸である場合は、モリブデンを用いると良
い。また、高融点金属のかわりに高融点金属のケイ化物
やシリコン酸化膜、シリコン窒化膜等の絶縁膜を用いて
も良い。このようにＡｌ−３ｉ系導電膜２１を高融点金
属膜２２により被覆すれば、第２図（Ｂ）において、ウ
ェットエツチングにより突起物２３．２４を除去すると
き、コンタクトホール内のＡｌ −５ｉ系導電廁２１の
薄（て膜質の悪い部分がエツチングされることはない。
酸化膜２０上にＡ（ｌ−３ｉ系導電膜２１を形成した後
、その上にウェットエツチング耐性の高い膜厚１１００
ｎ程度の高融点金属膜２２を形成する。例えば、エツチ
ング液が弗硝酸である場合は、モリブデンを用いると良
い。また、高融点金属のかわりに高融点金属のケイ化物
やシリコン酸化膜、シリコン窒化膜等の絶縁膜を用いて
も良い。このようにＡｌ−３ｉ系導電膜２１を高融点金
属膜２２により被覆すれば、第２図（Ｂ）において、ウ
ェットエツチングにより突起物２３．２４を除去すると
き、コンタクトホール内のＡｌ −５ｉ系導電廁２１の
薄（て膜質の悪い部分がエツチングされることはない。
したがって、第２図（Ｃ）に示すように、コンタクト不
良を引き起こすことなく突起物２３．２４を除去するこ
とが可能となる。また、高融点金属膜２２によりＡｔ！
−８ｉ系導電膜２１が機械的に補強されるので、エレク
トロマイグレーションやストレスマイグレーション、ヒ
ロック等の配線の信頼性の向上にも寄与する。
良を引き起こすことなく突起物２３．２４を除去するこ
とが可能となる。また、高融点金属膜２２によりＡｔ！
−８ｉ系導電膜２１が機械的に補強されるので、エレク
トロマイグレーションやストレスマイグレーション、ヒ
ロック等の配線の信頼性の向上にも寄与する。
発明の効果
コンタクトホール内に第１層レジストを残した状態でウ
ェットエツチングにより突起物を除去するので、第１層
レジストによりコンタクトホール内のＡｌ−８ｉ系導電
膜の膜質が悪く、エッチレートが大きい部分が保護され
る。このためコンタクトホール内で配線材料であるＡｌ
−８ｉ系導電膜が断線することなく、突起物の除去が可
能となる。
ェットエツチングにより突起物を除去するので、第１層
レジストによりコンタクトホール内のＡｌ−８ｉ系導電
膜の膜質が悪く、エッチレートが大きい部分が保護され
る。このためコンタクトホール内で配線材料であるＡｌ
−８ｉ系導電膜が断線することなく、突起物の除去が可
能となる。
第１図は本発明の一実施例を示す半導体集積回路の製造
工程断面図、第２図は本発明の他の実施例を示す半導体
集積回路の製造工程を示す製造工程断面図、第３図は従
来の技術を説明するための製造工程断面図である。 １０・・・・・・半導体基板、１１・・・・・・シリコ
ン酸化膜、１２・・・・・・レジストパターン、１３・
・・・・・Ａｌ−８ｉ系導電膜、１４・・・・・・第１
層レジスト、１５・・・・・・中間層、１６・・・・・
・第２層レジスト、１７・・・・・・突起物、１８・・
・・・・突起物。 代理人の氏名 弁理士 粟野重孝 ほか１名第 ワ 第 図 ／４ 瘍 図 第 図 ／Ｘ 第 図 第 図
工程断面図、第２図は本発明の他の実施例を示す半導体
集積回路の製造工程を示す製造工程断面図、第３図は従
来の技術を説明するための製造工程断面図である。 １０・・・・・・半導体基板、１１・・・・・・シリコ
ン酸化膜、１２・・・・・・レジストパターン、１３・
・・・・・Ａｌ−８ｉ系導電膜、１４・・・・・・第１
層レジスト、１５・・・・・・中間層、１６・・・・・
・第２層レジスト、１７・・・・・・突起物、１８・・
・・・・突起物。 代理人の氏名 弁理士 粟野重孝 ほか１名第 ワ 第 図 ／４ 瘍 図 第 図 ／Ｘ 第 図 第 図
Claims (2)
- （１）半導体基板上のＡｌ系導電膜にフォトレジストを
塗布し、フォトリソグラフィ技術によりレジストパター
ンを形成する工程、前記Ａｌ系導電膜をエッチングする
工程、前記半導体基板をエッチング液に浸漬する工程、
前記レジストパターンを除去する工程を有してなること
を特徴とする半導体集積回路の製造方法。 - （２）半導体基板上のＡｌ系導電膜に高融点金属膜を形
成する工程、前記高融点金属膜にフォトレジストを塗布
し、フォトリソグラフィ技術によりレジストパターンを
形成する工程、前記高融点金属膜及び前記Ａｌ系導電膜
をエッチングする工程、前記レジストパターンを除去す
る工程、前記半導体基板をエッチング液に浸漬する工程
を有してなることを特徴とする半導体集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301188A JPH02148725A (ja) | 1988-11-29 | 1988-11-29 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301188A JPH02148725A (ja) | 1988-11-29 | 1988-11-29 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148725A true JPH02148725A (ja) | 1990-06-07 |
Family
ID=17893832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63301188A Pending JPH02148725A (ja) | 1988-11-29 | 1988-11-29 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148725A (ja) |
-
1988
- 1988-11-29 JP JP63301188A patent/JPH02148725A/ja active Pending
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