JPS6194346A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6194346A JPS6194346A JP21591484A JP21591484A JPS6194346A JP S6194346 A JPS6194346 A JP S6194346A JP 21591484 A JP21591484 A JP 21591484A JP 21591484 A JP21591484 A JP 21591484A JP S6194346 A JPS6194346 A JP S6194346A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etched
- stepped sections
- substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
０）産業上の利用分野
本発明は熱酸化以外の膜形成において段差を有する半導
体基板上に良好な膜を形成する半導体装置の製造方法に
関するものである。
体基板上に良好な膜を形成する半導体装置の製造方法に
関するものである。
（ロ）従来の技術
従来より半導体集積回路においてアルミニウム（ＡＩ）
電極の段切れや耐圧の低下等が問題となっている。
電極の段切れや耐圧の低下等が問題となっている。
一般には絶縁膜を熱酸化法やＣＶＤ法等により形成して
いる。しかし最終工程に近づ（に従い熱酸化法等の高い
処理温度では特性変化等を起すため低い温度で膜を形成
できるＣＶＤ法等で絶縁膜を形成している。ところがこ
のＣＶＤ法等で半導体集積回路上の絶縁膜を形成しその
上に蒸着等でアルミニウム電極を形成すると段切れや耐
電圧等の特性の低化が問題となっている。
いる。しかし最終工程に近づ（に従い熱酸化法等の高い
処理温度では特性変化等を起すため低い温度で膜を形成
できるＣＶＤ法等で絶縁膜を形成している。ところがこ
のＣＶＤ法等で半導体集積回路上の絶縁膜を形成しその
上に蒸着等でアルミニウム電極を形成すると段切れや耐
電圧等の特性の低化が問題となっている。
この１例としてサイエンスフォーラム社出版のＬＳＩプ
ロセスハ・多ドプックヒ３２３〜Ｐ、 ３２４図−１８
（ａ）および（ｄ）に示されており半導体基板ｔ６１）
上のパッシペイシ冒ン膜（６２に形成したコンタクト孔
關の縁部（６４）にＡＩ膜田がかかる場合であり、シリ
コン基板６１）の表面にパッシベイシミン膜として例え
ばＳ Ｊ Ｏｔ Ｊｌ！’８’Ｊを熱酸化以外の方法で
形成し、蝕刻法によりコンタクト孔のを５ｉｎｔ上に形
成し、その上にＡＩ電極を蒸着等により形成していた。
ロセスハ・多ドプックヒ３２３〜Ｐ、 ３２４図−１８
（ａ）および（ｄ）に示されており半導体基板ｔ６１）
上のパッシペイシ冒ン膜（６２に形成したコンタクト孔
關の縁部（６４）にＡＩ膜田がかかる場合であり、シリ
コン基板６１）の表面にパッシベイシミン膜として例え
ばＳ Ｊ Ｏｔ Ｊｌ！’８’Ｊを熱酸化以外の方法で
形成し、蝕刻法によりコンタクト孔のを５ｉｎｔ上に形
成し、その上にＡＩ電極を蒸着等により形成していた。
また特開昭５７−２６４３２号公報（第５図）に示す如
く絶縁膜（財）を蝕刻コンタクト孔１８３）を形成する
。この上に粘性のある絶縁材（財）例えばポリイミド系
樹脂または５ＯＧ（ガラス粉末を無機容剤にとかしたも
の）等を塗布する（第５図（ｆ））。その後粘性のある
絶縁材（財）を蝕刻しコンタクト孔（ハ）の急峻な縁部
をなだらかな形状とする（第５図（ロ））。
く絶縁膜（財）を蝕刻コンタクト孔１８３）を形成する
。この上に粘性のある絶縁材（財）例えばポリイミド系
樹脂または５ＯＧ（ガラス粉末を無機容剤にとかしたも
の）等を塗布する（第５図（ｆ））。その後粘性のある
絶縁材（財）を蝕刻しコンタクト孔（ハ）の急峻な縁部
をなだらかな形状とする（第５図（ロ））。
最後にＡＩ（へ）を除去して形成していた（第２図（ハ
））。
））。
（ハ）発明が解決しようとする問題点
上述のようにして形成した半導体装置においてＳｉｎ、
膜鏝が厚いとコンタクト孔關を形成した際Ｓ ｉｏ、膜
鏝の断面がオーバーハング状態となり、そのためＳｉｎ
、膜（６ｅの縁部の４）ではＡＩ膜（へ）が薄くなるた
め断線が生じやすい。また到達する原子のＳｈａｄｏｗ
ｉｎｇ効果よりコンタクト孔關の段差側面の膜は平坦部
にくらべ密度が低く、湿式のエツチングにおいてはエツ
チング速度が大きいため加工時の段切れやＶｏｉｄを生
じ膜自体の特性を悪化させる。実際のデバイスに於ても
静電破壊箇所は膜の平坦部［Ｆ］ηではなく縁部（財）
に集中している。
膜鏝が厚いとコンタクト孔關を形成した際Ｓ ｉｏ、膜
鏝の断面がオーバーハング状態となり、そのためＳｉｎ
、膜（６ｅの縁部の４）ではＡＩ膜（へ）が薄くなるた
め断線が生じやすい。また到達する原子のＳｈａｄｏｗ
ｉｎｇ効果よりコンタクト孔關の段差側面の膜は平坦部
にくらべ密度が低く、湿式のエツチングにおいてはエツ
チング速度が大きいため加工時の段切れやＶｏｉｄを生
じ膜自体の特性を悪化させる。実際のデバイスに於ても
静電破壊箇所は膜の平坦部［Ｆ］ηではなく縁部（財）
に集中している。
また粘性のある絶縁材（財）を第５図の如く形成しコン
タクト孔※の急峻な縁部□をなだらかに形成する方法に
おいてはＳ ｉＯ，膜ｅηの膜厚が大きくなるほど第５
図（ハ）に示すＷが広くなり高集積度が不可能となる。
タクト孔※の急峻な縁部□をなだらかに形成する方法に
おいてはＳ ｉＯ，膜ｅηの膜厚が大きくなるほど第５
図（ハ）に示すＷが広くなり高集積度が不可能となる。
に）問題を解決するための手段
本発明はＡＩ膜［Ｆ］９の断線を防止し特性を向上させ
かつ集積度を向上させる半導体装置の製造方法を提供し
ようとするものであり、半導体基板（１）上の表面に形
成される第１の膜（６）を選択的に蝕刻し再度少なくと
も１回以上蝕刻することで第１の膜（６）の段差を２段
以上形成することで解決しようとするものである。
かつ集積度を向上させる半導体装置の製造方法を提供し
ようとするものであり、半導体基板（１）上の表面に形
成される第１の膜（６）を選択的に蝕刻し再度少なくと
も１回以上蝕刻することで第１の膜（６）の段差を２段
以上形成することで解決しようとするものである。
（ホ）作用
半導体基板（１）上の表面に形成される第１の膜（６）
を少なくとも２回以上蝕刻することで段差は少なくとも
２個以上形成される。従りてこの膜（６）の厚さは従来
の膜（６）の厚さより薄くなりＳｈａｄｏｗｉ ｎｇ現
象を減少させることが可能となる。その結果従来の保護
すべき領域内の欠陥部分を無くすことが可能となる。ま
たオーバーハングも形成しに（くなる。
を少なくとも２回以上蝕刻することで段差は少なくとも
２個以上形成される。従りてこの膜（６）の厚さは従来
の膜（６）の厚さより薄くなりＳｈａｄｏｗｉ ｎｇ現
象を減少させることが可能となる。その結果従来の保護
すべき領域内の欠陥部分を無くすことが可能となる。ま
たオーバーハングも形成しに（くなる。
（へ）実施例
以下に本発明に係る半導体装置の一実施例を図面を参照
しながら説明する。
しながら説明する。
第１図は半導体装置の製造方法を示し第１工程は第１図
０）の如（Ｓｉ半導体基板（１）の表面に不純物の選択
拡散を行ない所定の半導体領域を形成する。その後Ｓ
ｉｏ、膜（６）をＣＶＤ法等で形成し、蝕刻で段差を設
けるために全体にホトレジスト（力を塗布する。更に蝕
刻されるべき所定の場所のホト。
０）の如（Ｓｉ半導体基板（１）の表面に不純物の選択
拡散を行ない所定の半導体領域を形成する。その後Ｓ
ｉｏ、膜（６）をＣＶＤ法等で形成し、蝕刻で段差を設
けるために全体にホトレジスト（力を塗布する。更に蝕
刻されるべき所定の場所のホト。
レジスト（力を除去する。
第２工程は第１図（ロ）の如く前工程で形成した半導体
基板（１）を所定の方法で蝕刻する。従来は半導体基板
（１）が露出するまで蝕刻していたが、ここでは第１の
膜（６）の厚さの約１／２の厚さの分だけ蝕刻する。
基板（１）を所定の方法で蝕刻する。従来は半導体基板
（１）が露出するまで蝕刻していたが、ここでは第１の
膜（６）の厚さの約１／２の厚さの分だけ蝕刻する。
第３工程は第１図（ハ）の如く約１／２の厚さの分だけ
蝕刻した第１の膜（６）を半導体基板（１）が露出する
まで再度蝕刻する。この時点で段差が２ケ所形成される
。そして前記半導体基板（１）全体を覆うようにパッシ
ベイション膜（２）を形成する。さらに第１工程で形成
した半導体領域と電気的に接続されかつ第２の膜（２）
上に形成される第３の膜（５）を形成する。
蝕刻した第１の膜（６）を半導体基板（１）が露出する
まで再度蝕刻する。この時点で段差が２ケ所形成される
。そして前記半導体基板（１）全体を覆うようにパッシ
ベイション膜（２）を形成する。さらに第１工程で形成
した半導体領域と電気的に接続されかつ第２の膜（２）
上に形成される第３の膜（５）を形成する。
ここで第２工穐と第３工程は本発明の特徴とする所であ
り第１の膜（６）を少なくとも２回以上蝕刻し段差の数
を少な（とも２個以上にするとＳｈａｄｏｗｉｎｇ現象
として影響を与える膜の高さが低（なりＳｈａｄｏｗｉ
ｎｇ現象は減少するうそのため膜の密度は段差側面と平
坦部でほぼ均一となり加工時の段切れやＶｏｉｄの発生
を防止する。以上の結果デバイスに於いてＡＩのマイグ
レーションなどによる静電破壊が防止できる。また第５
図の如（コンタクト孔の急峻な縁部−をなだらかに形成
する必要がないために高集積が可能となる。
り第１の膜（６）を少なくとも２回以上蝕刻し段差の数
を少な（とも２個以上にするとＳｈａｄｏｗｉｎｇ現象
として影響を与える膜の高さが低（なりＳｈａｄｏｗｉ
ｎｇ現象は減少するうそのため膜の密度は段差側面と平
坦部でほぼ均一となり加工時の段切れやＶｏｉｄの発生
を防止する。以上の結果デバイスに於いてＡＩのマイグ
レーションなどによる静電破壊が防止できる。また第５
図の如（コンタクト孔の急峻な縁部−をなだらかに形成
する必要がないために高集積が可能となる。
（ト）発明の効果
本発明は以上の説明からも明らかな如く半導体基板（１
）上の第１の膜（６）を少なくとも２度以上蝕刻し、第
１の膜に少なくとも２段以上の段差を形成する。その結
果第２の膜（２）、第３の膜（５）等を形成する際Ｓｈ
ａｄｏｗｉｎｇ現象が減り加工時の段切れやＶｏｉｄの
発生が防止できる。そのためＡＩのマイグレーション等
の原因による静電破壊が防止可能となる。
）上の第１の膜（６）を少なくとも２度以上蝕刻し、第
１の膜に少なくとも２段以上の段差を形成する。その結
果第２の膜（２）、第３の膜（５）等を形成する際Ｓｈ
ａｄｏｗｉｎｇ現象が減り加工時の段切れやＶｏｉｄの
発生が防止できる。そのためＡＩのマイグレーション等
の原因による静電破壊が防止可能となる。
またコンタクト孔（３）の急峻な縁部（４）をなだらか
にするため粘性の絶縁材を塗布する必要がなく高集積が
可能となる。
にするため粘性の絶縁材を塗布する必要がなく高集積が
可能となる。
第１図（イ）乃至第１図（ハ）は本発明の一実施例を示
す半導体装置の製造方法を説明する断面図、第２図は本
発明の一実施例である半導体装置の拡大された断面図、
第３図は従来の半導体装置の拡大された断面図、第４図
（イ）乃至第４図（ハ）および第５図ビ）乃至第５図（
ハ）は従来の半導体装置を説明する断面図である。 主な図番の説明 （１）は半導体基板、 （２）は第２の膜、 （３）は
コンタクト孔、 （４）は縁部、 （５）は第３の膜、
（６）は第１の膜、 （力はホトレジストである。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 夫 第１図（イ） 第 １ 図 （Ｄ） 第 １ 図（ｌ−） 第２図 第３図 第 ４ 図（ロ） 第４図（ハ）
す半導体装置の製造方法を説明する断面図、第２図は本
発明の一実施例である半導体装置の拡大された断面図、
第３図は従来の半導体装置の拡大された断面図、第４図
（イ）乃至第４図（ハ）および第５図ビ）乃至第５図（
ハ）は従来の半導体装置を説明する断面図である。 主な図番の説明 （１）は半導体基板、 （２）は第２の膜、 （３）は
コンタクト孔、 （４）は縁部、 （５）は第３の膜、
（６）は第１の膜、 （力はホトレジストである。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 夫 第１図（イ） 第 １ 図 （Ｄ） 第 １ 図（ｌ−） 第２図 第３図 第 ４ 図（ロ） 第４図（ハ）
Claims (1)
- （１）半導体基板上の表面に形成される第１の膜を選択
的に蝕刻し前記半導体基板の全面を覆うように第２の膜
を形成し前記半導体基板内の所定の領域と電気的に接続
されかつ第２の膜上に第３の膜を形成する半導体装置の
製造方法において、前記第１の膜を２段以上に形成する
ことを特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21591484A JPS6194346A (ja) | 1984-10-15 | 1984-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21591484A JPS6194346A (ja) | 1984-10-15 | 1984-10-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194346A true JPS6194346A (ja) | 1986-05-13 |
Family
ID=16680340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21591484A Pending JPS6194346A (ja) | 1984-10-15 | 1984-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194346A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8097329B2 (en) | 2006-06-30 | 2012-01-17 | Casio Computer Co., Ltd. | Thin film device having thin film elements and thin film pattern on thin film elements, and method of fabricating the same |
| WO2016021318A1 (ja) * | 2014-08-07 | 2016-02-11 | シャープ株式会社 | アクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法 |
| WO2016021320A1 (ja) * | 2014-08-07 | 2016-02-11 | シャープ株式会社 | アクティブマトリクス基板およびその製造方法 |
-
1984
- 1984-10-15 JP JP21591484A patent/JPS6194346A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8097329B2 (en) | 2006-06-30 | 2012-01-17 | Casio Computer Co., Ltd. | Thin film device having thin film elements and thin film pattern on thin film elements, and method of fabricating the same |
| WO2016021318A1 (ja) * | 2014-08-07 | 2016-02-11 | シャープ株式会社 | アクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法 |
| WO2016021320A1 (ja) * | 2014-08-07 | 2016-02-11 | シャープ株式会社 | アクティブマトリクス基板およびその製造方法 |
| JPWO2016021320A1 (ja) * | 2014-08-07 | 2017-04-27 | シャープ株式会社 | アクティブマトリクス基板 |
| JPWO2016021318A1 (ja) * | 2014-08-07 | 2017-04-27 | シャープ株式会社 | アクティブマトリクス基板および液晶パネル |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5815250A (ja) | 半導体装置の製造方法 | |
| KR900001652B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US4030952A (en) | Method of MOS circuit fabrication | |
| JPS6194346A (ja) | 半導体装置の製造方法 | |
| JPH11121457A (ja) | 半導体装置の製造方法 | |
| US4371890A (en) | Tapering of oxidized polysilicon electrodes | |
| JPH0210730A (ja) | 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造 | |
| JPS5932895B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05267290A (ja) | 半導体集積回路およびその製造方法 | |
| JPH058578B2 (ja) | ||
| JPS59155944A (ja) | 半導体装置の製造方法 | |
| JPS5928358A (ja) | 半導体装置の製造方法 | |
| JPS5893353A (ja) | 半導体装置の製造方法 | |
| JPS58116751A (ja) | 半導体装置の製造方法 | |
| JP3087702B2 (ja) | 半導体装置およびその製造方法 | |
| KR100252769B1 (ko) | 반도체소자의전도층형성방법 | |
| JPS6149439A (ja) | 半導体装置の製造方法 | |
| EP0053484B1 (en) | A method for fabricating semiconductor device | |
| KR0137813B1 (ko) | 모스 트랜지스터(mosfet)의 금속 배선 형성 방법 | |
| JPH05267205A (ja) | 半導体装置の製造方法 | |
| JPS5952542B2 (ja) | 半導体装置の製造方法 | |
| JPS6279625A (ja) | 半導体装置の製造方法 | |
| JPS6161698B2 (ja) | ||
| JPH01222461A (ja) | 半導体装置の製造方法 | |
| JPH07202174A (ja) | 半導体装置の製造方法 |