JPS6197867A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS6197867A JPS6197867A JP59220022A JP22002284A JPS6197867A JP S6197867 A JPS6197867 A JP S6197867A JP 59220022 A JP59220022 A JP 59220022A JP 22002284 A JP22002284 A JP 22002284A JP S6197867 A JPS6197867 A JP S6197867A
- Authority
- JP
- Japan
- Prior art keywords
- nitride film
- oxide film
- silicon nitride
- silicon oxide
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＩＯ５（金属−絶縁物−酸化シリコン膜−
半導体）型の電界効果トランジスタから成る半導体記憶
装置における不揮発性能、特に記憶保持特性の優れた高
性能の半導体記憶装置の製造方法に関するものである。
半導体）型の電界効果トランジスタから成る半導体記憶
装置における不揮発性能、特に記憶保持特性の優れた高
性能の半導体記憶装置の製造方法に関するものである。
従来例の構成とその問題点
ＭＩＯ３型半導体記憶装置の１つとして、半導体基板上
の所定域に形成した薄い酸化シリコン膜上に窒化シリコ
ン膜を成長させ、その上に金属電極を形成したＭＮＯＳ
（金属−窒化シリコン膜−酸化シリコン膜−半導体）構
造の半導体記憶装置がよく知られている。この様なＭＮ
Ｏ３構造からなる半導体記憶装置は、窒化シリコン膜と
酸化シリコン膜の界面、または窒化シリコン膜バルク中
に、半導体側からトンネリング媒体となり得る酸化シリ
コン膜を介して行なわれる電気的な電荷の注入と、その
蓄積によりトランジスタのしきい値電圧（ｖｔｈ）を変
化させ、情報を記憶させるものであり、その記憶保持特
性の確保がＭＮＯ３型半導体記憶装置の最大の課題であ
り、また実用上の重要な問題となっている。
の所定域に形成した薄い酸化シリコン膜上に窒化シリコ
ン膜を成長させ、その上に金属電極を形成したＭＮＯＳ
（金属−窒化シリコン膜−酸化シリコン膜−半導体）構
造の半導体記憶装置がよく知られている。この様なＭＮ
Ｏ３構造からなる半導体記憶装置は、窒化シリコン膜と
酸化シリコン膜の界面、または窒化シリコン膜バルク中
に、半導体側からトンネリング媒体となり得る酸化シリ
コン膜を介して行なわれる電気的な電荷の注入と、その
蓄積によりトランジスタのしきい値電圧（ｖｔｈ）を変
化させ、情報を記憶させるものであり、その記憶保持特
性の確保がＭＮＯ３型半導体記憶装置の最大の課題であ
り、また実用上の重要な問題となっている。
一般にＭＮＯ３型半導体記憶装置の記憶保持特性は、次
の様な物性パラメータに影響される。
の様な物性パラメータに影響される。
（１）電荷トラップ量
（２）電荷トラップに捕獲される確率
（３）電荷トラップに蓄積された電荷量（４）窒化シリ
コン膜の電気伝導度 （５）酸化シリコン膜−半導体界面、及び酸化シリコン
膜−窒化シリコン膜界面の影響。
コン膜の電気伝導度 （５）酸化シリコン膜−半導体界面、及び酸化シリコン
膜−窒化シリコン膜界面の影響。
ＭＮＯ３型半導体記憶装置の記憶保持特性の改善を行な
うには、上述のパラメータのうち、特に電荷トラップ量
並びに電荷トラップに捕獲される確率を大きくし、さら
にゲート絶縁物の電気伝導度を低くするとよいが、電荷
トラップ量と窒化シリコン膜の電気伝導度とは比例関係
にあり、例えば、窒化シリコン膜の電気伝導度を低くす
ると、電荷トラップ量は小さくなり、大幅な記憶保持特
性の改善は望みがたいのが現状であった。
うには、上述のパラメータのうち、特に電荷トラップ量
並びに電荷トラップに捕獲される確率を大きくし、さら
にゲート絶縁物の電気伝導度を低くするとよいが、電荷
トラップ量と窒化シリコン膜の電気伝導度とは比例関係
にあり、例えば、窒化シリコン膜の電気伝導度を低くす
ると、電荷トラップ量は小さくなり、大幅な記憶保持特
性の改善は望みがたいのが現状であった。
発明の目的
本発明の目的は、ＭＩＯ８型Ｏ８トランジスタからなる
半導体記憶装置における記憶保持特性の大幅な改善をは
かることのできる製造方法を提供することにある。
半導体記憶装置における記憶保持特性の大幅な改善をは
かることのできる製造方法を提供することにある。
発明の構成
本発明の半導体記憶装置の製造方法は、−導電型の半導
体基板上に第１の酸化シリコン膜を選択的に形成し、同
第１の酸化シリコン膜上に第１の窒化シリコン膜を形成
した後、同第１に窒化シリコン膜に酸素イオンを注入し
、さらに水素雰囲気中で熱処理を施し、前記第１の窒化
シリコン膜の表面層を第２の酸化シリコン膜に変換し、
次いで同第２の酸化シリコン膜上に第２の窒化シリコン
膜を形成する方法である。ＭＮＯＳ構造の半導体記憶装
置において、ＭＮＯＳメモリとして有効に働く電荷トラ
ップは、酸化シリコン膜−窒化シリコン膜界面だけでは
なく、窒化シリコン膜バルク中にも存在し、通常の書き
込み消去パルス（±２５Ｖ／６０ｏ人、 １００ ｍｓ
＋ｅｃ程度）により蓄積へされる電荷は、酸化シリコン
膜−窒化シリコン膜界面から約１００人以内の位置に分
布している。さらに、蓄積された電荷の保持特性は、書
き込み直後の初期の段階では電荷の基板への逆トンネリ
ングが、また長時間後ではゲート電極への放出が支配的
になる。従って半導体記憶装置として有効に働く電荷ト
ラップの存在する領域の上部となる位置に、第２の酸化
シリコン膜を介在させることにより、電荷トラップに捕
獲される効率を高めることができると同時に、蓄積され
た電荷のゲート電極への放出を防ぐことができる。
体基板上に第１の酸化シリコン膜を選択的に形成し、同
第１の酸化シリコン膜上に第１の窒化シリコン膜を形成
した後、同第１に窒化シリコン膜に酸素イオンを注入し
、さらに水素雰囲気中で熱処理を施し、前記第１の窒化
シリコン膜の表面層を第２の酸化シリコン膜に変換し、
次いで同第２の酸化シリコン膜上に第２の窒化シリコン
膜を形成する方法である。ＭＮＯＳ構造の半導体記憶装
置において、ＭＮＯＳメモリとして有効に働く電荷トラ
ップは、酸化シリコン膜−窒化シリコン膜界面だけでは
なく、窒化シリコン膜バルク中にも存在し、通常の書き
込み消去パルス（±２５Ｖ／６０ｏ人、 １００ ｍｓ
＋ｅｃ程度）により蓄積へされる電荷は、酸化シリコン
膜−窒化シリコン膜界面から約１００人以内の位置に分
布している。さらに、蓄積された電荷の保持特性は、書
き込み直後の初期の段階では電荷の基板への逆トンネリ
ングが、また長時間後ではゲート電極への放出が支配的
になる。従って半導体記憶装置として有効に働く電荷ト
ラップの存在する領域の上部となる位置に、第２の酸化
シリコン膜を介在させることにより、電荷トラップに捕
獲される効率を高めることができると同時に、蓄積され
た電荷のゲート電極への放出を防ぐことができる。
窒化シリコン膜上に酸化シリコン膜を成長させるには、
通常、熱酸化が用いられているが、窒化ンリコン膜の酸
化速度はシリコン基板の酸化速度よりも、１桁以上も小
さい。このため、窒化シリコン膜上に酸化シリコン膜を
成長させるには、酸素雰囲気中において、９ｏ○℃〜１
０００℃以上の高温処理を長時間にわたって施す必要が
ある。この様な熱酸化工程が必要とされる製造方法の下
では窒化シリコン膜質が変化するところとなり、不安定
な電荷トラップが増し不揮発性能の悪化をまねくという
結果となる。
通常、熱酸化が用いられているが、窒化ンリコン膜の酸
化速度はシリコン基板の酸化速度よりも、１桁以上も小
さい。このため、窒化シリコン膜上に酸化シリコン膜を
成長させるには、酸素雰囲気中において、９ｏ○℃〜１
０００℃以上の高温処理を長時間にわたって施す必要が
ある。この様な熱酸化工程が必要とされる製造方法の下
では窒化シリコン膜質が変化するところとなり、不安定
な電荷トラップが増し不揮発性能の悪化をまねくという
結果となる。
本発明は上記の事実に基づきなされたもので、酸素イオ
ンを注入し水素雰囲気で熱処理を行ない、第１の窒化シ
リコン膜の表面層を第２の酸化シリコン膜に変換するこ
とにより、半導体記憶装置として有効に働く電荷トラッ
プの存在する領域の上部となる位置に酸化シリコン膜を
介在させたものである。この製造方法によれば、９００
’Ｃに満たない低温の熱処理で窒化シリコン膜の表面を
酸化シリコン膜に変換することが可能となり、第１の窒
化シリコン膜中に不安定なトラップを附加増大させるこ
とがないと同時に、電荷トラップに捕獲される効率を高
め、蓄積された電荷のゲート電極への放出を防ぐことが
でき、長時間にわたる記憶保持特性の大幅な改善をはか
ることができる。
ンを注入し水素雰囲気で熱処理を行ない、第１の窒化シ
リコン膜の表面層を第２の酸化シリコン膜に変換するこ
とにより、半導体記憶装置として有効に働く電荷トラッ
プの存在する領域の上部となる位置に酸化シリコン膜を
介在させたものである。この製造方法によれば、９００
’Ｃに満たない低温の熱処理で窒化シリコン膜の表面を
酸化シリコン膜に変換することが可能となり、第１の窒
化シリコン膜中に不安定なトラップを附加増大させるこ
とがないと同時に、電荷トラップに捕獲される効率を高
め、蓄積された電荷のゲート電極への放出を防ぐことが
でき、長時間にわたる記憶保持特性の大幅な改善をはか
ることができる。
実施例の説明
以下に図面を参照して本発明の製造方法を詳しく説明す
る。
る。
第１図ａ −ｄは、本発明の製造方法の一実施例を示す
ものである。本発明の製造方法では、先ず、第１図ａで
示す様にＮ型のシリコン基板１の上に、酸素雰囲気中で
８００℃の熱処理を施し、厚さが２０八程度の酸化シリ
コン膜２を形成する。この後、シラン（Ｓ ｘ Ｈ４）
とアンモニア（１’ＪＨ３）のガス組成比ＮＨ３／５Ｉ
Ｈ４＝１Ｑ○、温度７５０℃の条件下で化学反応に基づ
く気相成長処理を施し、酸化シリコン膜２の上に、厚さ
が１５０人程鹿の窒化シリコン膜３を形成する。
ものである。本発明の製造方法では、先ず、第１図ａで
示す様にＮ型のシリコン基板１の上に、酸素雰囲気中で
８００℃の熱処理を施し、厚さが２０八程度の酸化シリ
コン膜２を形成する。この後、シラン（Ｓ ｘ Ｈ４）
とアンモニア（１’ＪＨ３）のガス組成比ＮＨ３／５Ｉ
Ｈ４＝１Ｑ○、温度７５０℃の条件下で化学反応に基づ
く気相成長処理を施し、酸化シリコン膜２の上に、厚さ
が１５０人程鹿の窒化シリコン膜３を形成する。
次いで第１図すに示す様に窒化シリコン膜３の表面に酸
素イオン４を注入して酸素イオン注入層６を形成する。
素イオン４を注入して酸素イオン注入層６を形成する。
本実施例では、酸素イオン４を窒化シリコン膜３０表面
から２６人前後の深さまで注入した。なお、イオン注入
層の深さの制御は酸素イオン４の加速エネルギー及びそ
の分布を制御することにより容易に達成することができ
る。次いで、水素雰囲気中、８５０℃で熱処理を施し、
第１図Ｃに示す様に窒化シリコン膜３０表面に酸化シリ
コン膜６を形成する。
から２６人前後の深さまで注入した。なお、イオン注入
層の深さの制御は酸素イオン４の加速エネルギー及びそ
の分布を制御することにより容易に達成することができ
る。次いで、水素雰囲気中、８５０℃で熱処理を施し、
第１図Ｃに示す様に窒化シリコン膜３０表面に酸化シリ
コン膜６を形成する。
ざらに、酸化シリコン膜６上に、ＮＨ３／５ｉＨ４＝１
００．７６０Ｃの気相成長法により第２の窒化シリコン
膜７を形成した。この窒化シリコン膜７によシ、半導体
記憶装置として必要なゲート絶縁物の全体の膜厚をコン
トロールする必要があり、本実施例では、全体の膜厚が
６００人程変身なる様に、窒化シリコン膜７の膜厚を制
御した。
００．７６０Ｃの気相成長法により第２の窒化シリコン
膜７を形成した。この窒化シリコン膜７によシ、半導体
記憶装置として必要なゲート絶縁物の全体の膜厚をコン
トロールする必要があり、本実施例では、全体の膜厚が
６００人程変身なる様に、窒化シリコン膜７の膜厚を制
御した。
こののち周知のＭｏＳプロセスに従って、ＭＩＯ８型半
導体記憶装置を形成した。
導体記憶装置を形成した。
以上の工程で得られた半導体記憶装置の記憶保持特性の
一例を第２図に示している。横軸は保持時間、縦軸はし
きい値電圧である。書き込み後のしきい値電圧は時間の
対数に対して直線的に減少するが、長時間にわたる記憶
保持特性を測定すると、第２図に示す様な直線の傾きの
変化する点が存在し、比較的初期の段階と、長時間後の
場合とではその直線の傾きが異なることが知られている
０本発明の製造方法により作製した半導体記憶装置の記
憶保持特性（第２図、直線８）を、従来のＭＮＯ８構造
の半導体記憶装置のうちの典型的な記憶保持特性（第２
図、直線９）と比較しても、長時間後の記憶保持特性に
大幅な改善が見られる。
一例を第２図に示している。横軸は保持時間、縦軸はし
きい値電圧である。書き込み後のしきい値電圧は時間の
対数に対して直線的に減少するが、長時間にわたる記憶
保持特性を測定すると、第２図に示す様な直線の傾きの
変化する点が存在し、比較的初期の段階と、長時間後の
場合とではその直線の傾きが異なることが知られている
０本発明の製造方法により作製した半導体記憶装置の記
憶保持特性（第２図、直線８）を、従来のＭＮＯ８構造
の半導体記憶装置のうちの典型的な記憶保持特性（第２
図、直線９）と比較しても、長時間後の記憶保持特性に
大幅な改善が見られる。
発明の効果
本発明によれば、非常に優れた半導体記憶装置を作成す
ることができ、ＭＩＯ８型半導体記憶装置り の高性能化に大きく寄与するものである。
ることができ、ＭＩＯ８型半導体記憶装置り の高性能化に大きく寄与するものである。
第１図は本発明の一実施例を説明するための工程順断面
図、第２図は本発明の詳細な説明するための特性図であ
る。 １・・・・・・Ｎ型シリコン基板、２，５・・・・・・
酸化シリコン膜、３，７・・・・・・窒化シリコン膜、
４・・・・・・酸素イオン、５・・・・・・酸素イオン
注入層０代理人の氏名 弁理士 中 尾 敏 男 ほか
１名第１図
図、第２図は本発明の詳細な説明するための特性図であ
る。 １・・・・・・Ｎ型シリコン基板、２，５・・・・・・
酸化シリコン膜、３，７・・・・・・窒化シリコン膜、
４・・・・・・酸素イオン、５・・・・・・酸素イオン
注入層０代理人の氏名 弁理士 中 尾 敏 男 ほか
１名第１図
Claims (1)
- 一導電型の半導体基板上に、第１の酸化シリコン膜を選
択的に形成し、同第１の酸化シリコン膜上に第１の窒化
シリコン膜を形成した後、同第１の窒化シリコン膜に酸
素イオンを注入し、さらに水素雰囲気中で熱処理を施し
、前記第１の窒化シリコン膜の表面層を第２の酸化シリ
コン膜に変換し、次いで、同第２の酸化シリコン膜上に
、第２の窒化シリコン膜を形成することを特徴とする半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220022A JPS6197867A (ja) | 1984-10-18 | 1984-10-18 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220022A JPS6197867A (ja) | 1984-10-18 | 1984-10-18 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197867A true JPS6197867A (ja) | 1986-05-16 |
Family
ID=16744703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220022A Pending JPS6197867A (ja) | 1984-10-18 | 1984-10-18 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007101448A (ja) * | 2005-10-06 | 2007-04-19 | Tdk Corp | 加速度センサ及び加速度センサの製造方法 |
-
1984
- 1984-10-18 JP JP59220022A patent/JPS6197867A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007101448A (ja) * | 2005-10-06 | 2007-04-19 | Tdk Corp | 加速度センサ及び加速度センサの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7727904B2 (en) | Methods of forming SiC MOSFETs with high inversion layer mobility | |
| JPS5927110B2 (ja) | 半導体装置の製造方法 | |
| JP2629995B2 (ja) | 薄膜トランジスタ | |
| JP2626910B2 (ja) | 半導体装置の製造方法 | |
| JPH06268234A (ja) | 半導体装置およびその製造方法 | |
| JPH07193059A (ja) | 半導体装置の製造方法 | |
| JP2691385B2 (ja) | 半導体メモリー装置 | |
| JPS6170763A (ja) | 半導体記憶装置の製造方法 | |
| JPH0665232B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0888286A (ja) | 半導体記憶装置の製造方法 | |
| JPH061839B2 (ja) | 不揮発性記憶装置の製造方法 | |
| JPH02277269A (ja) | 不揮発性メモリ装置の製造方法 | |
| JPH0590602A (ja) | 半導体記憶素子およびその製法 | |
| JP2838315B2 (ja) | 半導体装置及びその製造方法 | |
| JP3141520B2 (ja) | 不揮発性記憶素子の製造方法 | |
| JPH01264268A (ja) | 不揮発性記憶装置の製造方法 | |
| JPS6057674A (ja) | 半導体記憶装置の製造方法 | |
| JP2718931B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH02103966A (ja) | 半導体記憶装置の製造方法 | |
| JPS58212180A (ja) | 不揮発性記憶装置およびその製造方法 | |
| JPS5963764A (ja) | 不揮発性記憶装置の製造方法 | |
| JPS61248476A (ja) | 半導体装置の製造方法 | |
| JPH01201965A (ja) | 不揮発性記憶装置の製造方法 | |
| JPS59108354A (ja) | 半導体装置の製造方法 | |
| JPH0341775A (ja) | 半導体記憶装置の製造方法 |