JPS62214452A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS62214452A JPS62214452A JP5881386A JP5881386A JPS62214452A JP S62214452 A JPS62214452 A JP S62214452A JP 5881386 A JP5881386 A JP 5881386A JP 5881386 A JP5881386 A JP 5881386A JP S62214452 A JPS62214452 A JP S62214452A
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- JP
- Japan
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- transfer
- memory
- transferred
- side memory
- address
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリとメモリとの間でデータを転送する
メモリ制御方式に関するものである。
メモリ制御方式に関するものである。
第３図は従来のメモリ制御方式を示す構成図である。こ
の図において、３０１，３０２はＣＰＵ。
の図において、３０１，３０２はＣＰＵ。
３０３．３０４はデータバス、３０５，３０６は 。
アドレスバス、３０７，３０８はメモリ制御回路、３０
９．３１０はメモリ、３１１，３１２はマルチプレクサ
、３１３は要求信号、３１４は許可信号である。
９．３１０はメモリ、３１１，３１２はマルチプレクサ
、３１３は要求信号、３１４は許可信号である。
この構成では、ＣＰＵ３０１がメモリ３０９の内容をメ
モリ３１０に転送することができ、メモリ３１０はマル
チプレクサ３１１，３１２により、ＣＰＵ３Ｑ ｉから
もＣＰ Ｕ ３０２からも書き込みができるようになっ
ている。
モリ３１０に転送することができ、メモリ３１０はマル
チプレクサ３１１，３１２により、ＣＰＵ３Ｑ ｉから
もＣＰ Ｕ ３０２からも書き込みができるようになっ
ている。
次に動作について説明する。
ＣＰＵ３０１がメモリ３０９の内容をメモリ３１０に転
送する場合、まず、アドレスバス３０５に読み出しアド
レスを送出し、メモリ制御回路３０７の制御によりメモ
リ３０９のデータをデータバス３０３にのせ、データを
ＣＰＵ３０１に読み込む。次に、ＣＰＵ３０２に対し、
メモリ３１゛ ○への書き込みの要求信号３１３を送
出し、許可信号３１４を受けるとマルチプレクサ３１１
をとおし、アドレスバス３０５のアドレスをメモリ制御
回路３０８に送る。またＣＰＵ３Ｑｉからは、メモリ３
０９から以前に読み込んだデータをマルチプレクサ３１
２を経由してメモリ３１０に書き込み、１つのデータ転
送を完了する。それ以後、上記動作を転送データ数だけ
繰り返す。
送する場合、まず、アドレスバス３０５に読み出しアド
レスを送出し、メモリ制御回路３０７の制御によりメモ
リ３０９のデータをデータバス３０３にのせ、データを
ＣＰＵ３０１に読み込む。次に、ＣＰＵ３０２に対し、
メモリ３１゛ ○への書き込みの要求信号３１３を送
出し、許可信号３１４を受けるとマルチプレクサ３１１
をとおし、アドレスバス３０５のアドレスをメモリ制御
回路３０８に送る。またＣＰＵ３Ｑｉからは、メモリ３
０９から以前に読み込んだデータをマルチプレクサ３１
２を経由してメモリ３１０に書き込み、１つのデータ転
送を完了する。それ以後、上記動作を転送データ数だけ
繰り返す。
上記のような従来のメモリ制御方式では、メモリからの
データの読み出し動作と、メモリへのデー・りの書き込
み動作が別々に実行されていたため、転送時間が遅くな
るという問題点があった。
データの読み出し動作と、メモリへのデー・りの書き込
み動作が別々に実行されていたため、転送時間が遅くな
るという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、転送時間の短縮が可能なメモリ制御方式を得るこ
とを目的とする。
ので、転送時間の短縮が可能なメモリ制御方式を得るこ
とを目的とする。
この発明に係るメモリ制御方式は、転送すル情報が記憶
された転送側メモリと、この転送側メモリの読み出しお
よび書き込みを制御する転送側メモリ制御回路と、転送
側メモリと転送側メモリ制御回路にアドレス信号を送出
する転送側中央処理装置と、転送側メモリより転送され
た情報が記憶される被転送側メモリと、この被転送側メ
モリの読み出しおよび書き込みを制御する被転送側メモ
リ制御回路と、被転送側メモリおよび被転送側メモリ制
御回路にアドレス信号を送出する被転送側中央処理装置
とを有するメモリ装置において、転送側中央処理装置よ
り送出されろ読み出しアドレスまたは書き込みアドレス
から書き込みアドレスまたは読み出しアドレスを生成す
る手段を設け、転送側メモリから情報を読み出すと同時
に被転送側メモリに情報を書き込むものである。
された転送側メモリと、この転送側メモリの読み出しお
よび書き込みを制御する転送側メモリ制御回路と、転送
側メモリと転送側メモリ制御回路にアドレス信号を送出
する転送側中央処理装置と、転送側メモリより転送され
た情報が記憶される被転送側メモリと、この被転送側メ
モリの読み出しおよび書き込みを制御する被転送側メモ
リ制御回路と、被転送側メモリおよび被転送側メモリ制
御回路にアドレス信号を送出する被転送側中央処理装置
とを有するメモリ装置において、転送側中央処理装置よ
り送出されろ読み出しアドレスまたは書き込みアドレス
から書き込みアドレスまたは読み出しアドレスを生成す
る手段を設け、転送側メモリから情報を読み出すと同時
に被転送側メモリに情報を書き込むものである。
この発明においては、転送側メモリからの情報の読み出
しと、被転送側メモリへの情報の書き込みが同時に行え
る。
しと、被転送側メモリへの情報の書き込みが同時に行え
る。
第１図はこの発明のメモリ制御方式の一実施例を示す構
成図である。この図において、１０ｏは転送側中央処理
装置より送出される読ｉ出しアドレスまたは書き込みア
ドレスから書き込みアドレスまたは読み出しアドレスを
生成する手段、１０゜１は転送側中央処理装置である転
送側ＣＰＵ、ｉ０２は被転送側中央処理装置である被転
送側ＣＰＵ １１０３ ｐ １０４ ハＴ” −タハＸ
、１０５，１０６はアドレスバス、１ｏ７は転送側メモ
リ制御回路、１０８は被転送側メモリ制御回路、１０９
は転送側メモリ、１１０は被転送側メモリ、１１１はレ
ジスタ、１１２は加算器、１１３．ｉｌｌはマルチプレ
クサ、１１５，１１６は前記転送側ＣＰＵ１０１．被転
送側ＣＰＵ１０２が書キ込ミ動作あるいは読み出し動作
を実行した場合に、その動作が実行されたことを連絡す
る信号である。
成図である。この図において、１０ｏは転送側中央処理
装置より送出される読ｉ出しアドレスまたは書き込みア
ドレスから書き込みアドレスまたは読み出しアドレスを
生成する手段、１０゜１は転送側中央処理装置である転
送側ＣＰＵ、ｉ０２は被転送側中央処理装置である被転
送側ＣＰＵ １１０３ ｐ １０４ ハＴ” −タハＸ
、１０５，１０６はアドレスバス、１ｏ７は転送側メモ
リ制御回路、１０８は被転送側メモリ制御回路、１０９
は転送側メモリ、１１０は被転送側メモリ、１１１はレ
ジスタ、１１２は加算器、１１３．ｉｌｌはマルチプレ
クサ、１１５，１１６は前記転送側ＣＰＵ１０１．被転
送側ＣＰＵ１０２が書キ込ミ動作あるいは読み出し動作
を実行した場合に、その動作が実行されたことを連絡す
る信号である。
転送側ＣＰＵ１０１が転送側メモリ１０９の内容を被転
送側メモリ１１０へ転送する場合、まず、転送側メモリ
１０９の読み出し先頭アドレスと、被転送側メモリ］１
０の書き込み先頭アドレスとのアドレスの距離の差をレ
ジスタ１１１へ書き込んでおく。次に、転送側ＣＰＵ１
０１は読み出しアドレスをアドレスバス１０５を介して
転送側メモリ制御回路１０７へ送り、転送側メモリ１０
９の読み出し動作の実行を開始する。また同時に、加算
器１１２に送られた読み出しアドレスは、以前に１１き
込まれたレジスタ１１１の内容と加算器１１２により書
き込みアドレスを発生する。
送側メモリ１１０へ転送する場合、まず、転送側メモリ
１０９の読み出し先頭アドレスと、被転送側メモリ］１
０の書き込み先頭アドレスとのアドレスの距離の差をレ
ジスタ１１１へ書き込んでおく。次に、転送側ＣＰＵ１
０１は読み出しアドレスをアドレスバス１０５を介して
転送側メモリ制御回路１０７へ送り、転送側メモリ１０
９の読み出し動作の実行を開始する。また同時に、加算
器１１２に送られた読み出しアドレスは、以前に１１き
込まれたレジスタ１１１の内容と加算器１１２により書
き込みアドレスを発生する。
次いで、転送側ＣＰＵｌ０Ｉが被転送側メモリ１１０へ
書き込むための要求信号１１７を被転送側ＣＰＵ１０２
に送り、許可信号１１８が被転送側ＣＰＵ１０２から発
生されると、加Ｗ器１１２からの書き込みアドレスはマ
ルチプレクサ１１３を通して被転送側メモリ制御回路１
０８へと送られる。一方、読み出し動作を実行している
。転送側メモリ１０９からのデータは、マルチプレクサ
１１４をとおして被転送側メモリ１１０へ送られ、被転
送側メモリ１１０１．１書き込み動作を実行する。
書き込むための要求信号１１７を被転送側ＣＰＵ１０２
に送り、許可信号１１８が被転送側ＣＰＵ１０２から発
生されると、加Ｗ器１１２からの書き込みアドレスはマ
ルチプレクサ１１３を通して被転送側メモリ制御回路１
０８へと送られる。一方、読み出し動作を実行している
。転送側メモリ１０９からのデータは、マルチプレクサ
１１４をとおして被転送側メモリ１１０へ送られ、被転
送側メモリ１１０１．１書き込み動作を実行する。
以上の動作が１つのデータに対し１口実行され、データ
数だけ以上の動作を繰り返すことによりデータ転送動作
が完了する。
数だけ以上の動作を繰り返すことによりデータ転送動作
が完了する。
第２図は読み出しアドレスと書き込みアドレスとの関係
を示す図で、第１図のレジメ多１１１には、例えば、 Ｔ’ｔ＝Ｂ−Ａ ・ ・・−・・・・・・・・・・・
・・・・・・（１）を書き込んでおくと、第１図の加算
器１１２の出力は、 Ｓ ＝ Ａ 十ｉ ＋ Ｒ ＝ Ｂ 十ｉ ・・・・・・・・・・・・・・・・
・・・・・・・・・・（２）ここで、ｉ＝ｏ、１，２．
・・・ｎ −１となり、読み出しアドレスＡ十ｉより書
き込みアドレスＢ−１−ｉが生成されることを示す。
を示す図で、第１図のレジメ多１１１には、例えば、 Ｔ’ｔ＝Ｂ−Ａ ・ ・・−・・・・・・・・・・・
・・・・・・（１）を書き込んでおくと、第１図の加算
器１１２の出力は、 Ｓ ＝ Ａ 十ｉ ＋ Ｒ ＝ Ｂ 十ｉ ・・・・・・・・・・・・・・・・
・・・・・・・・・・（２）ここで、ｉ＝ｏ、１，２．
・・・ｎ −１となり、読み出しアドレスＡ十ｉより書
き込みアドレスＢ−１−ｉが生成されることを示す。
なお、上記実施例では、読み出しアドレスより書き込み
アドレスを発生ずる方式を説明したが、逆に書き込みア
ドレスから読み出しアドレスを発生することも可能であ
る。
アドレスを発生ずる方式を説明したが、逆に書き込みア
ドレスから読み出しアドレスを発生することも可能であ
る。
乙の発明は以上説明したとおり、転送する情報が記憶さ
れた転送側メモリと、この転送側メモリの読み出しおよ
び書き込みを制御する転送側メモリ制御回路と、転送側
メモリおよび転送側メモリ制御回路にアドレス信号を送
出する転送側中央処理装置と、転送側メモリより転送さ
れた情報が記憶される被転送側メモリと、この被転送側
メモリの読み出しおよび書き込みを制御する被転送側メ
モリ制御回路と、被転送側メモリと被転送側メモリ制御
回路にアドレス信号を送出する被転送側中央処理装置と
を有するメモリ装置において、転送側中央処理装置より
送出される読み出しアドレスまたは書き込みアドレスか
ら書き込みアドレスまたは読み出しアドレスを生成する
手段を設け、転送側メモリから情報を読み出すと同時に
被転送側メモリに情報を書き込むので、転送時〃Ｍの短
縮が可能になるという効果がある。
れた転送側メモリと、この転送側メモリの読み出しおよ
び書き込みを制御する転送側メモリ制御回路と、転送側
メモリおよび転送側メモリ制御回路にアドレス信号を送
出する転送側中央処理装置と、転送側メモリより転送さ
れた情報が記憶される被転送側メモリと、この被転送側
メモリの読み出しおよび書き込みを制御する被転送側メ
モリ制御回路と、被転送側メモリと被転送側メモリ制御
回路にアドレス信号を送出する被転送側中央処理装置と
を有するメモリ装置において、転送側中央処理装置より
送出される読み出しアドレスまたは書き込みアドレスか
ら書き込みアドレスまたは読み出しアドレスを生成する
手段を設け、転送側メモリから情報を読み出すと同時に
被転送側メモリに情報を書き込むので、転送時〃Ｍの短
縮が可能になるという効果がある。
第１図はこの発明のメモリ制御方式の一実施例を示す構
成図、第２図は読み出しアドレスと書き込みアドレスと
の関係を示す図、第３図は従来のメモリ制御方式を示す
構成図である。 図において、１００は転送側中央処理装置より送出され
る読み出しアドレスまたは書き込みアドレスから書き込
みアドレスまたは読み出しアドレスを生成する手段、１
０１は転送側ＣゼＵ１１゜２は被転送側ＣＰＬＪ、１０
３，１０４はｆ−！Ｉｔ＜ス、１０５，１０６はアドレ
スバス、１０７は転送側メモリ制御回路、１０８は被転
送側メモリ制御回路、１０９は転送側メモリ、１１０は
被転送側メモリ、１１１はレジスタ、１１２は加算器、
１１３．１１４はマルチプレクサである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 １１３．１１４マルチプレクブ
成図、第２図は読み出しアドレスと書き込みアドレスと
の関係を示す図、第３図は従来のメモリ制御方式を示す
構成図である。 図において、１００は転送側中央処理装置より送出され
る読み出しアドレスまたは書き込みアドレスから書き込
みアドレスまたは読み出しアドレスを生成する手段、１
０１は転送側ＣゼＵ１１゜２は被転送側ＣＰＬＪ、１０
３，１０４はｆ−！Ｉｔ＜ス、１０５，１０６はアドレ
スバス、１０７は転送側メモリ制御回路、１０８は被転
送側メモリ制御回路、１０９は転送側メモリ、１１０は
被転送側メモリ、１１１はレジスタ、１１２は加算器、
１１３．１１４はマルチプレクサである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 １１３．１１４マルチプレクブ
Claims (1)
- 転送する情報が記憶された転送側メモリと、この転送側
メモリの読み出しおよび書き込みを制御する転送側メモ
リ制御回路と、前記転送側メモリおよび前記転送側メモ
リ制御回路にアドレス信号を送出する転送側中央処理装
置と、前記転送側メモリより転送された情報が記憶され
る被転送側メモリと、この被転送側メモリの読み出しお
よび書き込みを制御する被転送側メモリ制御回路と、前
記被転送側メモリおよび前記被転送側メモリ制御回路に
アドレス信号を送出する被転送側中央処理装置とを有す
るメモリ装置において、前記転送側中央処理装置より送
出される読み出しアドレスまたは書き込みアドレスから
書き込みアドレスまたは読み出しアドレスを生成する手
段を設け、前記転送側メモリから情報を読み出すと同時
に前記被転送側メモリに情報を書き込むことを特徴とす
るメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5881386A JPS62214452A (ja) | 1986-03-17 | 1986-03-17 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5881386A JPS62214452A (ja) | 1986-03-17 | 1986-03-17 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62214452A true JPS62214452A (ja) | 1987-09-21 |
Family
ID=13095050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5881386A Pending JPS62214452A (ja) | 1986-03-17 | 1986-03-17 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62214452A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176464A (en) * | 1981-04-24 | 1982-10-29 | Ricoh Co Ltd | Data transfer system |
| JPS57187758A (en) * | 1981-05-14 | 1982-11-18 | Sony Corp | Microcomputer |
-
1986
- 1986-03-17 JP JP5881386A patent/JPS62214452A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176464A (en) * | 1981-04-24 | 1982-10-29 | Ricoh Co Ltd | Data transfer system |
| JPS57187758A (en) * | 1981-05-14 | 1982-11-18 | Sony Corp | Microcomputer |
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