JPS62116018A - 多入力ジヨセフソン・デコ−ダ回路 - Google Patents
多入力ジヨセフソン・デコ−ダ回路Info
- Publication number
- JPS62116018A JPS62116018A JP25509185A JP25509185A JPS62116018A JP S62116018 A JPS62116018 A JP S62116018A JP 25509185 A JP25509185 A JP 25509185A JP 25509185 A JP25509185 A JP 25509185A JP S62116018 A JPS62116018 A JP S62116018A
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- gate
- branch
- decoder
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- flop
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ジョセフソン・デコーダ回路のアドレス数はゲート上の
コントロールラインの本数で決まり、ジョセフソン接合
上に形成できる本数は現状では３〜４本程度である。そ
のため、多数のアドレスに対するデコーダ回路を構成す
るため、電流転送型フリップフロップ一段で構成したＯ
Ｒ型デコーダ回路の前段に、並列接続によるＯＲ型の電
流フリップフロップ回路を追加する。
コントロールラインの本数で決まり、ジョセフソン接合
上に形成できる本数は現状では３〜４本程度である。そ
のため、多数のアドレスに対するデコーダ回路を構成す
るため、電流転送型フリップフロップ一段で構成したＯ
Ｒ型デコーダ回路の前段に、並列接続によるＯＲ型の電
流フリップフロップ回路を追加する。
本発明はジョセフソン集積回路に係り、ＯＲゲートを用
いた多入力デコーダ回路に関する。
いた多入力デコーダ回路に関する。
従来、電流転送型フリップフロップによるデコーダ回路
はＡＮＤゲートを用いて構成していたが、本出願人は特
願昭５９−０９６１３７号明細書において、ＯＲゲート
を用いて構成したデコーダ回路を提起した。
はＡＮＤゲートを用いて構成していたが、本出願人は特
願昭５９−０９６１３７号明細書において、ＯＲゲート
を用いて構成したデコーダ回路を提起した。
ＯＲゲートを用いる場合は、入力がいくら大きくてもか
まわないため、動作マージンが大きくなり、回路構成上
極めて有利であり、また信号線とは別のコントロールラ
インに直流オフセット電流を流すことにより、磁気バイ
アスをかけ動作点を調節することにより高速動作が可能
となる。
まわないため、動作マージンが大きくなり、回路構成上
極めて有利であり、また信号線とは別のコントロールラ
インに直流オフセット電流を流すことにより、磁気バイ
アスをかけ動作点を調節することにより高速動作が可能
となる。
しかしながら、この場合も前記のように多入力化は困難
である。
である。
最近、メモリの高集積化にともないデコーダのアドレス
数も増え、デコーダ回路の多入力化が要望されるように
なってきた。
数も増え、デコーダ回路の多入力化が要望されるように
なってきた。
第２図は従来例のＯＲゲートを用いて構成したジョセフ
ソン・デコーダ回路の回路図である。
ソン・デコーダ回路の回路図である。
この回路は、ド・モルガンの定理に従い、出力ループ側
にアドレスの補信号を入力し、結果的にアドレスのＡＮ
Ｄ出力を得るものである。
にアドレスの補信号を入力し、結果的にアドレスのＡＮ
Ｄ出力を得るものである。
図は、例えば３．アドレス入力Ａ、Ｂ、Ｃによって８
（２３＝８の組み合わせ）出力を選ふ３−ｔ。
（２３＝８の組み合わせ）出力を選ふ３−ｔ。
−８デコーダを示す。
図において、デコーダは８個の電流転送型フリップフロ
ップＦＦＩ〜ＦＩ’８よりなっている。
ップＦＦＩ〜ＦＩ’８よりなっている。
各フリップフロップは第１の分枝と第２の分枝からなり
、第１の分枝２１のゲート２３はＯＲゲートである。各
フリップフロップのＯＲゲート２３にはそれぞれムー十
石＋テ〜Ａ＋Ｂ＋Ｃのコントロール信号が与えられる。
、第１の分枝２１のゲート２３はＯＲゲートである。各
フリップフロップのＯＲゲート２３にはそれぞれムー十
石＋テ〜Ａ＋Ｂ＋Ｃのコントロール信号が与えられる。
これによりＡ、Ｂ、Ｃの３人力が決まると、デコーダか
らは１出力だけがでる。
らは１出力だけがでる。
リセットは第２の分枝２２にあるゲート２４にリセット
信号Ｒを加えて行う。
信号Ｒを加えて行う。
デコーダの出力信号は第１の分枝２１から取り出す。
このようなＯＲ型デコーダでは、ジョセフソン・ゲート
の構造上、フリップフロップ１段で４人力程度が限度で
ある。
の構造上、フリップフロップ１段で４人力程度が限度で
ある。
従来のＯＲ型デコーダ回路では、アドレス数はゲート上
のコントロールライン数で決まり、多数のアドレスに対
するデコーダ回路を構成することは困難であった。
のコントロールライン数で決まり、多数のアドレスに対
するデコーダ回路を構成することは困難であった。
例えば、６−ｔｏ−６４デコーダでは６本のコントロー
ルラインが必要となり、このことはジョセフソン素子作
製上極めて困難である。
ルラインが必要となり、このことはジョセフソン素子作
製上極めて困難である。
上記問題点の解決は、２入力以上の（ＯＲ）ゲートを含
む電流転送型フリップフロップの多段接続回路よりなり
、終段電流転送型フリップフロップ（１）は、゛第１分
枝にオアゲートを、第２分枝にリセットゲートを有し、
出力を第１分枝より取り出し、−個以上の前段電流転送
型フリップフロップ（２）、（３）は、第１分枝にオア
ゲートを、第２分枝にリセットゲートを有し、出力を第
２分枝より取り出し、該出力を終段電流転送型フリップ
フロップ（１）のオアゲートに与える構成を有する本発
明による多入力ジョセフソン・デコーダ回路により達成
される。
む電流転送型フリップフロップの多段接続回路よりなり
、終段電流転送型フリップフロップ（１）は、゛第１分
枝にオアゲートを、第２分枝にリセットゲートを有し、
出力を第１分枝より取り出し、−個以上の前段電流転送
型フリップフロップ（２）、（３）は、第１分枝にオア
ゲートを、第２分枝にリセットゲートを有し、出力を第
２分枝より取り出し、該出力を終段電流転送型フリップ
フロップ（１）のオアゲートに与える構成を有する本発
明による多入力ジョセフソン・デコーダ回路により達成
される。
本発明は電流（転送型）フリップフロップ回路１段で構
成したＯＲ型デコーダ回路の前段に、１個以上の電流フ
リップフロップ回路を追加することにより多入力のＯＲ
型デコーダを実現するものである。
成したＯＲ型デコーダ回路の前段に、１個以上の電流フ
リップフロップ回路を追加することにより多入力のＯＲ
型デコーダを実現するものである。
第１図は本発明のＯＲゲートを用いて構成した多入力ジ
ョセフソン・デコーダ回路の回路図である。
ョセフソン・デコーダ回路の回路図である。
図は、例えば６アドレス人力Ａｏ 、ＡＩ、Ａｚ、Ａ１
、Ａ４、Ａ５によって６４ （２’ ＝６４の組み合わ
せ）出力を選ぶ５−ｔｏ−６４デコーダを示す。
、Ａ４、Ａ５によって６４ （２’ ＝６４の組み合わ
せ）出力を選ぶ５−ｔｏ−６４デコーダを示す。
１個のＯＲゲートには３個のアドレス入力が与えられる
とする。
とする。
最初に、前段の２個の電流フリップフロップにそれぞれ
アドレス信号τ。、Ｘｌ、τ２、およびτ１、τ４、τ
５を与え、それぞれの出力を終段の電流フリップフロッ
プのＯＲゲートに与える。
アドレス信号τ。、Ｘｌ、τ２、およびτ１、τ４、τ
５を与え、それぞれの出力を終段の電流フリップフロッ
プのＯＲゲートに与える。
デコーダの出力を終段の電流フリップフロップ１のＯＲ
ゲート側の分枝から取り出すと、Ａｏ ’ ＡＩ
’ Ａｚ ’ Ａ３ ’ Ａ４ ’ Ａｓが得ら
れる。すなわらＡ０〜Ａ、のすべてが“１”であるとき
、この出力は“１”となり、この分枝が選択される。
ゲート側の分枝から取り出すと、Ａｏ ’ ＡＩ
’ Ａｚ ’ Ａ３ ’ Ａ４ ’ Ａｓが得ら
れる。すなわらＡ０〜Ａ、のすべてが“１”であるとき
、この出力は“１”となり、この分枝が選択される。
同様に、前段の２個の電流フリップフロップ２．３に、
それぞれアドレス信号Ａｏ 、Ａ＋ １Ａｚ、およびＡ
：＋ 、Ａａ 、Ａｓを与え、それぞれの出力を終段の
電流フリップフロップ１のＯＲゲートに与える。
それぞれアドレス信号Ａｏ 、Ａ＋ １Ａｚ、およびＡ
：＋ 、Ａａ 、Ａｓを与え、それぞれの出力を終段の
電流フリップフロップ１のＯＲゲートに与える。
デコーダの出力を終段の電流フリップフロップのＯＲゲ
ート側の分枝から取り出すと、Ａ、・Ａ、・Ａ！ ・Ａ
３ ・Ａ４ ・Ａ５が得られる。すなわちτ。〜τ５の
すべてが“１”であるとき、この出力は“ｌ”となり、
この分枝が選択される。
ート側の分枝から取り出すと、Ａ、・Ａ、・Ａ！ ・Ａ
３ ・Ａ４ ・Ａ５が得られる。すなわちτ。〜τ５の
すべてが“１”であるとき、この出力は“ｌ”となり、
この分枝が選択される。
以下同様にして異なる６４の組み合わせを構成すれば、
５−ｔｏ−６４デコ一ダ回路が構成できる。
５−ｔｏ−６４デコ一ダ回路が構成できる。
終段の電流フリップフロップのＯＲゲートに、さらにＡ
６ ＋Ａ？ ＋Ａｓをあたえれば、さらに拡張されて９
−ｔｏ−５１２のデコーダが構成できる。
６ ＋Ａ？ ＋Ａｓをあたえれば、さらに拡張されて９
−ｔｏ−５１２のデコーダが構成できる。
一般に、ＯＲゲートの入力数をｎ、前段の電流フリップ
フロップ回路の段数をｍとすると、ｘ＝ ｎ（＋ｓ＋Ｉ
ｌ とおけば、ｘ −ｔｏ−２”のＯＲ型デコーダを
構成できる。
フロップ回路の段数をｍとすると、ｘ＝ ｎ（＋ｓ＋Ｉ
ｌ とおけば、ｘ −ｔｏ−２”のＯＲ型デコーダを
構成できる。
以上詳細に説明したように本発明によれば、前段の電流
フリップフロップ回路の数を増加させることにより、ア
ドレス数を増加することができ、多入力のＯＲ型デコー
ダの構成を可能とする。
フリップフロップ回路の数を増加させることにより、ア
ドレス数を増加することができ、多入力のＯＲ型デコー
ダの構成を可能とする。
第１図は本発明のＯＲゲートを用いて構成した多入力ジ
ョセフソン・デコーダ回路の回路図、第２図は従来例の
ＯＲゲートを用いて構成したジョセフソン・デコーダ回
路の回路図である。 図において、 ｌば終段の電流フリップフロップ、 ２．３は前段の電流フリップフロップ である。 特許出願人 工業技術院長 等々力 達小交り月のＯＦ
！テ゛′コータ図山シ図亭 １ 圓 イ／Ｌ水クリのＯｆ？”９テ゛′コータパロ阿シ憂」茅
２ 口
ョセフソン・デコーダ回路の回路図、第２図は従来例の
ＯＲゲートを用いて構成したジョセフソン・デコーダ回
路の回路図である。 図において、 ｌば終段の電流フリップフロップ、 ２．３は前段の電流フリップフロップ である。 特許出願人 工業技術院長 等々力 達小交り月のＯＦ
！テ゛′コータ図山シ図亭 １ 圓 イ／Ｌ水クリのＯｆ？”９テ゛′コータパロ阿シ憂」茅
２ 口
Claims (1)
- 【特許請求の範囲】 ２入力以上のオア（ＯＲ）ゲートを含む電流転送型フリ
ップフロップの多段接続回路よりなり、終段電流転送型
フリップフロップ（１）は、第１分枝にオアゲートを、
第２分枝にリセットゲートを有し、出力を第１分枝より
取り出し、 １個以上の前段電流転送型フリップフロップ（２）、（
３）は、第１分枝にオアゲートを、第２分枝にリセット
ゲートを有し、出力を第２分枝より取り出し、該出力を
終段電流転送型フリップフロップ（１）のオアゲートに
与える構成を有する ことを特徴とする多入力ジョセフソン・デコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25509185A JPS62116018A (ja) | 1985-11-15 | 1985-11-15 | 多入力ジヨセフソン・デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25509185A JPS62116018A (ja) | 1985-11-15 | 1985-11-15 | 多入力ジヨセフソン・デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62116018A true JPS62116018A (ja) | 1987-05-27 |
| JPH0262057B2 JPH0262057B2 (ja) | 1990-12-21 |
Family
ID=17273997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25509185A Granted JPS62116018A (ja) | 1985-11-15 | 1985-11-15 | 多入力ジヨセフソン・デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62116018A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5341060A (en) * | 1976-09-27 | 1978-04-14 | Hitachi Plant Eng & Constr Co Ltd | Process for treating waste water |
-
1985
- 1985-11-15 JP JP25509185A patent/JPS62116018A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5341060A (en) * | 1976-09-27 | 1978-04-14 | Hitachi Plant Eng & Constr Co Ltd | Process for treating waste water |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0262057B2 (ja) | 1990-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |