JPS621258A - マルチチツプパツケ−ジ - Google Patents
マルチチツプパツケ−ジInfo
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- JPS621258A JPS621258A JP60139898A JP13989885A JPS621258A JP S621258 A JPS621258 A JP S621258A JP 60139898 A JP60139898 A JP 60139898A JP 13989885 A JP13989885 A JP 13989885A JP S621258 A JPS621258 A JP S621258A
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- JP
- Japan
- Prior art keywords
- layer
- wiring
- thin
- wiring layer
- film wiring
- Prior art date
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
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- H—ELECTRICITY
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチチップパッケージに係わり、特に多層薄
膜配線構造に関するものである。
膜配線構造に関するものである。
一般に高速大容量処理が要求される大型コンピュータ等
の電子機器においては、配線の高密度化と高速化とが同
時に要求されている。さらに高密度化に伴ない、所要電
力密度も高まり、電源配線の低抵抗化も同時に要求され
ている。
の電子機器においては、配線の高密度化と高速化とが同
時に要求されている。さらに高密度化に伴ない、所要電
力密度も高まり、電源配線の低抵抗化も同時に要求され
ている。
このような多様な要求に答え得るＬＳＩ実装方式として
は、セラミック積層配線基板の内層配線を。
は、セラミック積層配線基板の内層配線を。
主に電源供給用の配線として用いることにより、電源配
線の低抵抗化を達成するとともに、セラミック積層配線
基板の上にさらに薄膜技術を用いて微細な配線パターン
を有する多層配線層を形成し。
線の低抵抗化を達成するとともに、セラミック積層配線
基板の上にさらに薄膜技術を用いて微細な配線パターン
を有する多層配線層を形成し。
この薄膜多層配線層を信号配線として割り当てることに
より、配線の高密度化をも達成するというマルチチップ
セラミックパッケージがある。
より、配線の高密度化をも達成するというマルチチップ
セラミックパッケージがある。
このマルチチップセラミックパッケージの薄膜多層配線
層の層間絶縁材料として誘電率の低いポリイミド系樹脂
を用いた場合には、配線遅延時間が短か（なり、配線の
高速化をも達成することができる。
層の層間絶縁材料として誘電率の低いポリイミド系樹脂
を用いた場合には、配線遅延時間が短か（なり、配線の
高速化をも達成することができる。
従来、この種のポリイミド系樹脂を層間絶縁材料として
用い次多層配線では、第３図に示すようにセラミック積
層配線基板１上に形成された下層の薄膜配線２とその上
層に形成された薄膜配線３とを接続する之めにポリイミ
ド系樹脂絶縁層４にグイアホール５が設けられているが
、このヴイアホール５の側壁が垂直にあるいは第３図に
示すようにホーバーハング状になっていると、上層薄膜
配線２はこの側壁が形成する段差に追随せず、第４図に
示すように断線もしくは配線膜厚の著しい減少による配
線抵抗の増加が起きるという欠点がある。なお、６はス
ルーホール、Ｔは電源用内層配線網である。
用い次多層配線では、第３図に示すようにセラミック積
層配線基板１上に形成された下層の薄膜配線２とその上
層に形成された薄膜配線３とを接続する之めにポリイミ
ド系樹脂絶縁層４にグイアホール５が設けられているが
、このヴイアホール５の側壁が垂直にあるいは第３図に
示すようにホーバーハング状になっていると、上層薄膜
配線２はこの側壁が形成する段差に追随せず、第４図に
示すように断線もしくは配線膜厚の著しい減少による配
線抵抗の増加が起きるという欠点がある。なお、６はス
ルーホール、Ｔは電源用内層配線網である。
本発明のマルチチップパッケージは、入出力用ピンと内
層配線とを有するセラミック積層配線基板の一万の面に
、ポリイミド系樹脂を層間絶縁材とする多層薄膜配線を
有し、この多層薄膜配線の各配線層の層間接続のために
ポリイミド系樹脂絶縁層にあけられたヴイアホールに充
填するグイアフイルとして金とポリイミド系樹脂との混
合物を有している。
層配線とを有するセラミック積層配線基板の一万の面に
、ポリイミド系樹脂を層間絶縁材とする多層薄膜配線を
有し、この多層薄膜配線の各配線層の層間接続のために
ポリイミド系樹脂絶縁層にあけられたヴイアホールに充
填するグイアフイルとして金とポリイミド系樹脂との混
合物を有している。
本発明においては、金とポリイミド系樹脂との混合物か
らなるヴイアフイルを用いるので、ヴイアホール部分の
段差が平坦化されるとともに、低抵抗の接続が可能とな
る。
らなるヴイアフイルを用いるので、ヴイアホール部分の
段差が平坦化されるとともに、低抵抗の接続が可能とな
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
同図において、信号配線および電源配線の入出力用ピン
１０により外部と接続可能な内層配線を有するセラミッ
ク積層配線基板１１には、信号用内層配線１２と電源用
内層配線網１３とが設けられており、それぞれの配線１
２もしくは配線網１３はスルーホール１４を介して入出
力用ピン１０およびセラミック積層配線基板１１の表面
に形成されｔ第１の薄膜配線層１５に接続されている。
１０により外部と接続可能な内層配線を有するセラミッ
ク積層配線基板１１には、信号用内層配線１２と電源用
内層配線網１３とが設けられており、それぞれの配線１
２もしくは配線網１３はスルーホール１４を介して入出
力用ピン１０およびセラミック積層配線基板１１の表面
に形成されｔ第１の薄膜配線層１５に接続されている。
この第４の薄膜配線層１５としては１例えばセラミック
積層配線基板１１の表面との強固な接着を実現する比め
の膜厚約５００Ｘ程度のチタンスパッタ膜と、その上面
の相互拡散防止のための膜厚約１５００Ａ程度のパラジ
ウムスパッタ膜と、その上面の主導体としての膜厚約５
μｍ程度の金めつき膜とから構成され友ものを挙げるこ
とができる。
積層配線基板１１の表面との強固な接着を実現する比め
の膜厚約５００Ｘ程度のチタンスパッタ膜と、その上面
の相互拡散防止のための膜厚約１５００Ａ程度のパラジ
ウムスパッタ膜と、その上面の主導体としての膜厚約５
μｍ程度の金めつき膜とから構成され友ものを挙げるこ
とができる。
この第１の薄膜配線層１５はポリイミド系樹脂からなる
′層間絶縁層１６によって覆われており、この層間絶縁
層１６の上面には第２の薄膜配線層ＩＴが設けられてい
る。第１の薄膜配線層１５と第２の薄膜配線層１７とを
接続するために層間絶縁層１６にはヴイアホール１８が
あけられており、このグイアホール１８には金とポリイ
ミド系樹脂との混合物となるヴイアフイル１９が充填さ
れておシ、このダイアホール１８部分の段差はグイアフ
イル１９により平坦化されている。このヴイアフイル１
９は粒径約１μｍ以下の全微細粉末とポリイミド前駆体
とを混合して作つｔペースｌダイアホール１８に埋め込
み、加熱固化することによ一つて得られる。第２の薄膜
配線層１７としては１例えばポリイミド系樹脂絶縁層１
６との強固な接着を実現する之めの薄厚約５００Ｘ程度
のクロムスパツメ膜と、その上面の相互拡散防止の九め
の膜厚約１５００λ程度のパラジウムスパッタ膜と、そ
の上面の主導体としての膜厚的５μｍの金めつき膜とか
ら構成され友ものを挙げることができる。
′層間絶縁層１６によって覆われており、この層間絶縁
層１６の上面には第２の薄膜配線層ＩＴが設けられてい
る。第１の薄膜配線層１５と第２の薄膜配線層１７とを
接続するために層間絶縁層１６にはヴイアホール１８が
あけられており、このグイアホール１８には金とポリイ
ミド系樹脂との混合物となるヴイアフイル１９が充填さ
れておシ、このダイアホール１８部分の段差はグイアフ
イル１９により平坦化されている。このヴイアフイル１
９は粒径約１μｍ以下の全微細粉末とポリイミド前駆体
とを混合して作つｔペースｌダイアホール１８に埋め込
み、加熱固化することによ一つて得られる。第２の薄膜
配線層１７としては１例えばポリイミド系樹脂絶縁層１
６との強固な接着を実現する之めの薄厚約５００Ｘ程度
のクロムスパツメ膜と、その上面の相互拡散防止の九め
の膜厚約１５００λ程度のパラジウムスパッタ膜と、そ
の上面の主導体としての膜厚的５μｍの金めつき膜とか
ら構成され友ものを挙げることができる。
同様に第３の薄膜配線層２０が層間絶縁層１６を介して
第２の薄膜配線層１７の上に形成され、さらにその上方
に第４の薄膜配線層２１が形成され、各配線層間の接続
はそれぞれの層間絶縁層１６に設けられたヴイアホール
１８とヴイアフイル１９とによって実現している。なお
、本実施例では薄膜配線を４層形成したものを示してい
るが、本発明においては、２層以上の任意の層数を形成
することが可能である。薄膜多層配線部の最上層表面に
はＬＳＩチップ２２が緩衝材２３を介して固着され、Ｌ
ＳＩチップ２２のリード２４は第４の薄膜多層配線２１
に半田付けされている。同図では１個のＬＳＩチップ２
２のみが図示されているが１本実施例では複数のＬｌチ
ッグ２２を同様の方法で搭載している。ま友、ＬＳＩチ
ップ２２の実装方法は本実施例の他に第２図に示すよう
にチップキャリア３０を用いて行なうことも可能である
。すなわち、゛同図において、３１はスルーホール、３
２はポンディングパッド、３３はバンプであり、ＬＳＩ
チップ２２はチップキャリア３０上に固着配置されてボ
ンディングリード２４によりポンディングパッド３２に
接続され、チップキャリア３０はバンプ３３によシ第３
の配線層１１上に固着配置されている。さらにＬＳＩチ
ップ２２のリード２４と薄膜配線層２１との接続は半田
付けの外に熱圧着を用いても可能である。
第２の薄膜配線層１７の上に形成され、さらにその上方
に第４の薄膜配線層２１が形成され、各配線層間の接続
はそれぞれの層間絶縁層１６に設けられたヴイアホール
１８とヴイアフイル１９とによって実現している。なお
、本実施例では薄膜配線を４層形成したものを示してい
るが、本発明においては、２層以上の任意の層数を形成
することが可能である。薄膜多層配線部の最上層表面に
はＬＳＩチップ２２が緩衝材２３を介して固着され、Ｌ
ＳＩチップ２２のリード２４は第４の薄膜多層配線２１
に半田付けされている。同図では１個のＬＳＩチップ２
２のみが図示されているが１本実施例では複数のＬｌチ
ッグ２２を同様の方法で搭載している。ま友、ＬＳＩチ
ップ２２の実装方法は本実施例の他に第２図に示すよう
にチップキャリア３０を用いて行なうことも可能である
。すなわち、゛同図において、３１はスルーホール、３
２はポンディングパッド、３３はバンプであり、ＬＳＩ
チップ２２はチップキャリア３０上に固着配置されてボ
ンディングリード２４によりポンディングパッド３２に
接続され、チップキャリア３０はバンプ３３によシ第３
の配線層１１上に固着配置されている。さらにＬＳＩチ
ップ２２のリード２４と薄膜配線層２１との接続は半田
付けの外に熱圧着を用いても可能である。
以上説明し友ように本発明は、薄膜配線勤ヴイアホール
に金とポリイミド系樹脂との混合物からなるグイアフイ
ルを充填することにより、断線のない低抵抗のヴイアホ
ール接続を実現できるとともに、セラミック積層配線基
板の使用と相まって電源配線の低抵抗化をも実現できる
という極めて優れた効果が得られる。
に金とポリイミド系樹脂との混合物からなるグイアフイ
ルを充填することにより、断線のない低抵抗のヴイアホ
ール接続を実現できるとともに、セラミック積層配線基
板の使用と相まって電源配線の低抵抗化をも実現できる
という極めて優れた効果が得られる。
第１図は本発明の一実施例を示す縦断面図、第２図は本
発明の他の実施例を示す縦断面図、第３図および第４図
は従来技術を示す断面図である。 １０・・・・入出力用ピン、１０ａ・・・・ピン取付パ
ッド、１１・・・・ピラミック積層配線基板、１２・・
・・内層信号配線、１３・・・・内層電源配線網、１４
・・・・スルーホール１５・・・・第１の薄膜配線層、
１６・・・・層間絶縁層、１７・・・・第２の薄膜配線
層、１８・・・・ヴイアホール、１９ａ・・φヴイアフ
イル、２Ｇ・・・・第３の薄膜配線層、２１・・・・第
４の薄膜配線層、２２・・・・ＬＳＩチップ。 ２３・・−・・緩衝材、２４・・・・リード、３０・−
１１１チツプキヤリア、３１−・・・スルーホール、３
２・・・・ポンディングパッド、３３・・・−バンプ。
発明の他の実施例を示す縦断面図、第３図および第４図
は従来技術を示す断面図である。 １０・・・・入出力用ピン、１０ａ・・・・ピン取付パ
ッド、１１・・・・ピラミック積層配線基板、１２・・
・・内層信号配線、１３・・・・内層電源配線網、１４
・・・・スルーホール１５・・・・第１の薄膜配線層、
１６・・・・層間絶縁層、１７・・・・第２の薄膜配線
層、１８・・・・ヴイアホール、１９ａ・・φヴイアフ
イル、２Ｇ・・・・第３の薄膜配線層、２１・・・・第
４の薄膜配線層、２２・・・・ＬＳＩチップ。 ２３・・−・・緩衝材、２４・・・・リード、３０・−
１１１チツプキヤリア、３１−・・・スルーホール、３
２・・・・ポンディングパッド、３３・・・−バンプ。
Claims (1)
- セラミック積層配線基板の一方の面に入出力用ピンが
配置され、他方の面に多層薄膜配線層が形成され、この
多層薄膜配線層の表面に複数のＬＳＩチップが固着され
るとともにこの多層薄膜配線によつてＬＳＩチップ相互
が接続され、このセラミック積層配線基板内に形成され
たスルホールおよび内層配線とヴイアフイルおよび多層
薄膜配線とを介して前記入出力ピンとＬＳＩチップとが
接続されるマルチチップパッケージにおいて、前記多層
薄膜配線層の層間絶縁材としてポリイミド系樹脂を、ヴ
イアフイルとして金とポリイミド系樹脂との混合物をそ
れぞれ用いることを特徴としたマルチチップパッケージ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139898A JPS621258A (ja) | 1985-06-26 | 1985-06-26 | マルチチツプパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139898A JPS621258A (ja) | 1985-06-26 | 1985-06-26 | マルチチツプパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621258A true JPS621258A (ja) | 1987-01-07 |
Family
ID=15256184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139898A Pending JPS621258A (ja) | 1985-06-26 | 1985-06-26 | マルチチツプパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4930002A (en) * | 1987-04-01 | 1990-05-29 | Hitachi, Ltd. | Multi-chip module structure |
-
1985
- 1985-06-26 JP JP60139898A patent/JPS621258A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4930002A (en) * | 1987-04-01 | 1990-05-29 | Hitachi, Ltd. | Multi-chip module structure |
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