JPS62128237A

JPS62128237A - 同期保護試験回路

Info

Publication number: JPS62128237A
Application number: JP60268213A
Authority: JP
Inventors: Kiyoshi Muroi; 室井　清
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-11-28
Filing date: 1985-11-28
Publication date: 1987-06-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、ディジタル符号伝送装置におけるフレーム同
期保護回路の試験用回路に関するものである。

従来の技術ディジタル符号伝送装置においてフレーム同期回路を構
成する場合には、伝送路誤りによる同期外れを防止する
ための前方保護時間や同期引き込み過穐に訃ける誤同期
を防止するための後方保護時間全設定するために、同期
保護回路を設けている。

上記の同期保護回路を試験する方法として、従来、第５
図に示すような回路で伝送路信号人力１１を１ビットシ
フト制御層号１２によって周期的に１ビツトシフトする
と同期が外れることを利用して。

測定を行なっていた。

発明が解決しようとする問題点しかしながら、伝送路信号速度が非常に高速になると、
試験時に測定回路を付加するのが困難であり、予め装置
に組み込むことが必要である。また、第３図の回路自身
も高速の場合には実現が困難であることから、高速動作
に適し、単純な回路構成が望まれていた。

本発明は従来の上記要望に鑑みてなされたものであり、
従って本発明の目的は、高速動作に適すると共に単純な
回路構成により実現することを可能とした新規な同期保
護試験回路を提供することにある。

問題点を解決するための手段上記目的を達成する為に１本発明に係る同期保護試験回
路は、被試験回路より出力される同期外れ信号出力によ
り前記被試験回路に入力される伝送路信号人力をゲート
するゲート回路を具備して構成される。

実施例次に本発明をその好ましい各実施例について図面を８照
しながら具体的に説明する。

本発明の第一の実施例を第１図に示す。また、第１図に
おける各部のタイムチャートを第２図に示す。以下、第
１図、第２図をもとに説明する。

第１図において１通常は試験制御は号２を論理１１″に
しておく。ノアゲート６の出力は論理″″Ｏ”となり、
伝送路信号人力１はゲート７、ワイヤードオア９を通っ
てそのまま同期回路４０入力信号３となる。

同期保護回路を試験する場合には、試験制御信号２を論
理″″０＃にする。

最初に、同期回路４の同期がとれていないものと仮定す
れば、同期外れ信号８は論理＠１＃であるから、ノアゲ
ート６の出力は論理″″Ｏ”となシ、伝送路濾号人力１
はゲート７、ワイヤードオア９を通ってそのまま同期回
路４０入力濱号３となる。

同期復帰過程、後方保護時間ののち、同期外れ信号８が
論理”０″になる（時刻ｔ１）。

同期外れ信号８が論理＠０”になるとノアゲート６の出
力が論理″″１”となカ、伝送路盾号入力１を入力とす
るゲート７の出力はワイヤードオア９で禁止され、同期
回路４０入力信号３は論理″″１″となる。同期回路４
では同期がとれなくなるので。

前方保護時間（Ｔ１）を経過すると（時刻ｔ２）同期外
れ信号８が論理１１”になる。ノアゲート６の出力は″
０＃となり、伝送路信号人力１はゲート７、ワイヤード
オア９を通ってその１１同期回路４の入力信号３となる
。

同期回路４では次のフレーム同期パターン位置（時刻ｔ
３）で直ちに同期がとれるので、後方保護時間（Ｔ２）
を経過すると（時刻ｔ４）同期外れ信号８が論理＠０＃
となる。

時刻ｔ４は時刻ｔ１と同様の状態であるから、以下Ｂか
らｔ４のタイムチャートを繰り返す。

以上のように、同期外れ信号８が論理“０”、″１″の
時間がそれぞれ前方保護時間、後方保護時間となる。

第３図は本発明の第二の実施例を示すブロック構成図で
ある。本実洩例は、被試験回路に入力される伝送路信号
を該被試験回路より出力される同期外れ信号によりゲー
トするゲート回路として。

第一の実施例におけるノアゲート６、ゲート７゜ワイヤ
ードオア９の代シにオアゲート６′及びアンドゲート１
０を用いた例である。動作は前記第一の実施例と同様で
ある。

第４図は本発明の第三の実施例を示すブロック構成図で
ある。本実陶例は、前記ゲート回路として、ノアゲート
６及びオアゲート１０’を用いた例であり、動作は前記
第一の実施例と同様である。

発明の詳細な説明したように、本発明によれば、高速の伝送路信号
に関係する回路は１例えばゲート６゜７とワイヤードオ
ア９だけであるので実現が容易であり、構成が単純であ
るので装置に組み込むの恍適しており、伝送路信号速度
が非常に高速の場合には従来の回路にくらべ急めて有効
であるといえる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すブロック構成図、
第２図は第１図に示した回路の各部のタイムチャート、
第３図は本発明の第二の実施例を示すブロック構成図、
第４図は不発明の第三の実施例を示すブロック構成図％
第５図は従来の回路の構成例を示すブロック図である。１・・・伝送路は号入力、２・・・試験制御信号％　３
・・・同期回路入力信号、４・・・同期回路及び同期保
護回路、６・・・ノアゲート、７・・・ゲート、８・・
・同期外れ信号、９・・・ワイヤードオア、１１・・・
伝送路信号人力。１２・・・１ビツトシフト制御１Ｌ１３・・・伝送路信
号人力、１４・・・Ｄ７リツプフロツプ、１５・・・Ｄ
７リツプフロツプ、１６・・・アンドゲート、１７・・
・アンドゲート。１８−Ｄフリップフロップ、１９・・・ワイヤードオア
。２０・・・同期回路、２１・・・フレーム同期パターン
、２２・・・同期外れ信号、Ａ・・・第１図における伝
送路信号人力１のタイムチャート波形、Ｂ・・・第１図
における同期回路入力１号３のタイムチャート波形、Ｃ
・・・第１図における同期外れ１号８のタイムチャート
波形、　Ｔｌ・・・前方保護時間、Ｔ２・・・後方保護
時間、ｔｌ。ｔ２　、　ｔ３　、　ｔ４・・・時刻特許出原人　　　日本電気株式会社代　理　人　　　弁理士　熊谷雄太部第３図第４図

Claims

【特許請求の範囲】

被試験回路に入力される伝送路信号入力を該被試験回路
より出力される同期外れ信号出力によりゲートするゲー
ト回路を具備することを特徴とした同期保護試験回路。