JPS62132425A - カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ等の集積回路装置に採用さ
れ、特にインクリメントやデクリメント演ηをｈなうカ
ウンタのテスト回路に関する。

〔従来の技術〕

従来、マイクロプロセッサ等のデータ処理装置に内蔵さ
れているカウンタのテストは、インクリメント又はデク
リメントした後の実際の値を外部に読み出してその値が
期待値と一致しているか否かをチェックすることによっ
て行なっていた。

〔発明が解決しようとする問題点〕

従って、従来のカウンタのテスト方法ではカウンタの値
を読み出して期待値と比較する手段が必要であった。

しかるに、近年、高速データ処理の必要性からマイクロ
プロセッサ等では同一処理を複数回繰返す繰返し命令が
採用されている。この場合、繰返し回数を計数する専用
のカウンタを内蔵する事が一般化している。例えば、文
字列データの処理を例にあげると、文字列の長さ、すな
わち文字の数を計数するためには専用のカウンタを使う
。マイクロプロセッサはカウンタに予め繰返しの回数を
セットしておき、１回の処理が終了毎にカウンタをデク
リメントしてカウンタのｆ直がＯになったか否かをチェ
ックすることによって繰返し回数を判定している。従っ
て、この種のカウンタでは、カウントした値よりも、む
しろカウント値が′θ″か否かが意味をもっており、そ
のためカウンタの値を外部に読み出す手段は数えて設け
られてない。

従ってこの様なカウンタのテストを実施する場合カウン
タの値が読み出せないため、実際に繰返し命令を実行し
、繰返しの回数がカウンタの内容と一致するか否かをチ
ェックするより他に方法はなかった。しかし、この場合
たとえて１６回程度の繰返しであってもテストパターン
数、テスト時間が非常に長く、やむなくきめのちらいテ
ストしかできなかった。又、テストの為にカウンタの値
を読み出せる構成にしたとしても、カウンタ読出しの制
御回路及びテストに係る制御が必要となる。

又、テストの制御ｔｉｔカウンタのｎビット目が１１〃
Ｚ＞−Ｑ　／／か、そしてそのビットへの桁上げが有る
か否か等複雑なケースを想定しなければならないためテ
ストハターンも非常に複雑なものとならざるをえない。

〔問題点を解決するだめの手段〕 本発明はかかる欠点を解決するため、カウンタの内容が
全て０もしくは全て１である事を検出する手段と、各ビ
ットへのキャリーもしくはボロー信号を全て１もしくは
全て１ｍする手段とを付加している。

〔実施例〕

次に本発明について図面を用いて説明する。

第１図は本発明の一実施例を示すインクリメント用カウ
ンタである。

各ビットはラッチ１、次段への桁上げ制御用ＭＯＳトラ
ンジスタ２、桁上げ信号線６のプリチャージ用ＭＯＳト
ランジスタ３、桁上げ信号４、半加算器５、桁上げ信号
線の負論理６、桁上げ信号ディスチャージ制御信号７、
カウンタの全ビットが１である事を検出するＡＮＤゲー
ト８、カウンタの全ビットが０である事を検出するＮＯ
Ｒゲート９、最下位ピットへの桁上げ信号１０を夫々有
している。

今、第１図のカウンタのテストを実施する場合次の様に
行なう。

（１）　　ラッチのテスト： ラッチ１！／ｃ全ビツト１又は全ビットの１区を書込み
、それに対してＡＮＤゲート８又はＮＯＲゲート９が１
になるか否かによりテストを行なう。最下位ビットへの
桁上は信号１ｏはインアクティブ％　１　／／とする。

（１１）　　ラッチの値が全て０で各ビットへの桁上げ
信号が無い場合： （１）と同様にしてテストできる。

（１１リ　　ラッチの値が全て１で各ビットへの桁上げ
信号が鳴る場合： ラッチＩ　Ｋ全１１をラッチし、最下位ビットへの桁上
げをアクティブにする。ラッチの値は全て１なので、各
ビットの桁上は制御用ＭＯ８トランジスタ２Ｆｉ導通し
ている。よって各ビットよりの桁上けは全てアクティブ
となシ、カウンタの出力は全ビット０となシ、ＮＯＲケ
ート９の出力でテストできる。

（１ｖ）ラッチの値が全て１で各ビットへの桁上げ信号
がない場合： ラッチ１に全ビット１をラッチし、最下位ビットへの桁
上げ信号１０を加えない事にニジ、カウンタの値は全ビ
ット１となる。これはＡＮＩ）ゲート８の出力でテスト
できる。

（■）　　ラッチの値が全てＯで各ビットへの桁上げ信
号が有る場合： ラッチ１に全ビットＯをラッチし、制御信号７をマクテ
ィプにする事により各ビットの桁上げ信号をディスチャ
ージする。この結果、カウンタの出力が全ビット１とし
て得られるので、ＡＮＤゲート８を通してテストできる
。

以上の５通りの操作を行なう事でカウンターの全ての構
成要素のテストが簡単にかつ高速に実現出来る。なお、
デクリメント用カウンタも同様に実現できる。

〔発明の効果〕

以上説明した様に１本発明は各ビットへの桁上げ信号を
全てマクティプにする手段と、カウンタの出力が全てｌ
及びＯである事を検出する手段とを設ける事によりテス
ト容易なカウンタを提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図である。

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサ等の集積回路装置で使用される数値
   データのインクリメント、デクリメントを行なうカウン
   タにおいて、カウンタのビット内容がすべて″１″であ
   る事もしくはすべて″０″である事を検出する検出手段
   と、カウンタの各ビットへのキャリー又はボロー信号を
   全て０及び全て１にする手段とを有する事を特徴とする
   カウンタ。