JPS62136826A

JPS62136826A - 半導体装置の製造方法

Info

Publication number: JPS62136826A
Application number: JP27703785A
Authority: JP
Inventors: Masahisa Suzuki; 雅久鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-12-11
Filing date: 1985-12-11
Publication date: 1987-06-19
Also published as: JPH0319695B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本発明は、半導体の加工方法に於いて、半導体をプラズ
マ・イオンで衝撃し、その衝撃された部分のみを溶液で
除去することに依り、該除去される半導体の厚さを高精
度で制御できるようにしたものである。

〔産業上の利用分野〕

本発明は、半導体を微細に且つ高精度で加工するのに好
適な方法に関する。

〔従来の技術〕

近年、半導体装置の高集積化、高密度化に伴って、半導
体をエツチングして微細パターンを高精度で形成する技
術が希求されている。

一般に、半導体プロセスに於けるエツチングと呼ばれる
工程は被エツチング物の酸化（活性化）及び還元（腐食
）が同時に進行し、そのエツチング深さの制御はエツチ
ング時間の制御に依り実現されている。

〔発明が解決しようとする問題点〕

前記したように、半導体をエツチングして微細パターン
を高精度で形成することは、その要求の程度が掻めて高
くなってきているので、次第に困難になりつつある。

例えば、数十〔人〕程度の極薄の半導体層をエツチング
する場合には、エツチング開始時と定常状態とではエツ
チング速度が相違するなどの問題がある為、その制御は
容易でない。

因に、半導体表面を酸化性の液により酸化し、続いて、
これを還元性の液で除去することも考えられようが、半
導体の種類と酸化剤の組み合わせは非常に限られたもの
であり、また、酸化される半導体の厚さは極めて小さく
、高々、１０　〔人〕程度であって、制御性もな（、実
用上からは問題がある。

本発明は、極薄の半導体層を容易に且つ再現性良くエツ
チングすることができる加工方法を提供する。

〔問題点を解決するための手段〕

本発明に依る半導体の加工方法によれば、半導体表面（
例えばＧａＡｓ基板１の表面）をプラズマ・イオン（例
えば酸素イオン）で衝撃してから該半導体を溶液（例え
ばＨＦ：Ｈ２０＝１：３０の溶液）に浸漬し前記プラズ
マ・イオンで衝撃された部分（例えば×印）のみを除去
するようにしている。

〔作用〕

前記手段に依ると、ごく薄い半導体層を高精度で且つ再
現性良くエツチングすることが可能であり、また、この
効果を利用して、２層構造の半導体層に於いて、プラズ
マ・イオン衝撃の効果が大きい半導体層を上層とするこ
とに依り、下層を損傷することなく、上層のみを選択的
にエツチングすることが可能である。

〔実施例〕

第１図（Ａ）乃至（Ｄ）は本発明一実施例を解説する為
の工程要所に於ける半導体ウェハの要部切断側面図を表
し、以下、これ等の図を参照しつつ説明する。

第１図（Ａ）参照（１）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、ＧａＡｓ基板ｌ上
に開口２Ａを有するフォト・レジスト膜２を形成した試
料を作成する。

第１図（Ｂ）参照（２）　　前記試料を通常の平行平板型リアクティブ・
イオン・エツチング（ｒｅａｃｔｉｖｅ　　ｉ。

ｎ　　ｅｔｃｈｉｎｇ：ＲＩＥ）装置内にセットし、印
加する高周波の周波数を１３．　５　（ＭＨｚ）として
酸素ガス放電を行い、プラズマを発生させる。

この酸素プラズマ・イオンの衝撃に依り、フォト・レジ
スト膜２に於ける開口２Ａ内に露出されているＧａＡｓ
基板１の表面は酸化されると共にプラズマに依るダメー
ジを受け、従って、ストイキオメトリがくずれて活性化
される。そして、この活性化される深さはプラズマの条
件に依り、任意に設定することができる。尚、図のｘ印
は活性化されたことを表示している。

この活性化に関する主なデータを例示すると次の通りで
ある。

酸素圧カニ５（Ｐａ）セルフ・バイアス電圧：２００（Ｖ）第１図（Ｃ）参照（３）　　フォト・レジスト膜２を除去してから、試料
をＨＦ：ＨｚＯ＝１：３０なる溶液中に浸漬し、前記工
程（２）で活性化した層を除去する。

通常、ＧａＡｓが単に酸化して表面にＧａ２Ｏ３が生成
されている場合には、前記溶液では除去できないが、プ
ラズマでダメージを与えて活性化してあれば、その活性
化されている部分のみは除去することができる。

このエツチングに於いては、活性化された層のみが反応
して除去されるのであるから、試料を溶液に浸漬する時
間に対する依存性は極めて少なく、通常、約１０〜３０
（秒〕程度と蒸捏の厳密性は要求されない。

第１図（Ｄ）参照（４）溶液から取り出して水洗した状態が図示されてい
る。尚、記号ＩＡはエツチングされた領域を指示してい
る。

本実施例に依ると、エツチング領域ＩＡの深さは約３０
〔人〕であった。

前記説明した工程に依ると、半導体を極めて薄く且つ再
現性良くエツチングできることが理解される。

ところで、前記のようにプラズマで半導体に活性化層を
形成する場合、半導体の種類に依り、その活性化の程度
が相違する。この現象を利用すると、異なる半導体間の
選択エツチングが可能となる。即ち、２層構造の半導体
層に於いて、プラズマ・イオン衝撃で活性化され易い半
導体の薄層を上層に配置し、条件を前記上層の半導体薄
層のみが影響を受けるように設定してプラズマ・イオン
衝撃を実施し、ウェット・エツチングすると、前記上層
の半導体層薄層のみを選択的に除去することができる。

次に、この応用に関して、図を参照しながら詳細に説明
する。

第２図（Ａ）乃至（Ｆ）はＥ／Ｄモードの高電子移動度
トランジスタ（ｈｉｇｈ　　ｅｌｅｃｔｒｏｎ　　ｍｏ
ｂｉｌｉｔｙ　　ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）を
形成し得る構成のエピタキシャル成長半導体層にＥモー
ドの半導体装置を形成する場合に本発明を適用した実施
例を解説する為の工程要所に於ける半導体装置の要部切
断側面図を表し、以下、これ等の図を参照しつつ説明す
る。尚、ここで対象としているのは、ゲート電極を形成
する場合であって、ソース電極並びにドレイン電極が製
造されるまでは従来技術をそのまま適用して良く、従っ
て、ここでは、その後の段階から説明することとする。

第２図（Ａ）参照（１）　　図に於いて、１１は半絶縁性であるＧａＡｓ
基板、１２はアン・ドープＧａＡｓチャネル層、１３は
ｎ型ＡＮＧａＡｓ電子供給層、１４はキャップ層を構成
するｎ型ＧａＡｓ層、１５はキャップ層を構成するｎ型
ＡＩ！ＧａＡｓ層、１６はキャップ層を構成するｎ型Ｇ
ａＡｓＮ、１７ハＳ　ｉ　０２からなる絶縁膜、１８は
ソース電極、１９はドレイン電極、２０は２次元電子ガ
ス層をそれぞれ示している。尚、ＧａＡｓ層１４、Ａｌ
ＧａＡｓ層１５、ＧａＡｓＪｉｉ１６のそれぞれでキャ
ップ層が構成され、また、該キャップ層のなかのＡｌＧ
ａＡｓ層１５はエツチング停止層の役目を果たすもので
ある。

図示された半導体装置は、オーミック・コンタクトのソ
ース電極１８とドレイン電極１９が形成され、また、メ
サ・エツチングに依り、絶縁分離（図示せず）が行われ
た状態にある。

この半導体装置に於ける主要部分のデータを例示すると
次の通りである。

■　電子供給層１３について厚さ：４００（人〕 ■　ＧａＡｓ層１４について厚さ：１５０（人〕 ■　Ａｊ２ＧａＡｓ層１５につい層厚５：６０　〔人〕Ｘ値：０．２ ■　ＧａＡｓ層１６について厚さ：１０００（人〕 ■　絶縁膜１７について厚さ：３０００　　（人〕 ■　ソース電極１８及びドレイン電極１９材料：Ａｕ−
Ｇｅ／Ａｕ厚さ：２００　　（人）／２８００（人〕合金化熱処理
温度：４００（’Ｃ）合金化熱処理時間：２〔分〕形成方法：リフト・オフ法 ■　２次元電子ガス層２０電子濃度：　Ｉ　Ｘ　１０”　（ｃｍ−２３第２図（Ｂ
）参照（２）　　フォト・リソグラフィ技術に於けるレジスト
・プロセスを適用することに依り、ゲート電極形成予定
部分に対応する開口２１Ａを有するフォト・レジスト膜
２１を形成する。

第２図（Ｃ）参照（３）　　エッチャントをＨＦとするウェット・エツチ
ング法を適用することに依り、フォト・レジスト膜２１
をマスクとしてＳ　ｉ　Ｏ２膜１７のエツチングを行い
、開口１７Ａを形成する。

このウェット・エツチングはＧａＡｓ層１６の表面で自
動的に停止することは勿論である。

（４）　　エツチング・ガスをＣＣｆｆ２Ｆ２とするＲ
ＩＥ法を適用することに依り、ＧａＡｓＪｉｊ１５のエ
ツチングを行い、開口１７Ａを深くする。

このドライ・エツチングはエツチング停止層であるＡｆ
ＧａＡｓ層１５の表面で自動的に停止する。尚、この状
態で、ゲート電極を形成すればＤモードの半導体装置が
得られる。

第２図（Ｄ）参照（５）前記工程（４）に引き続き、ＲＩＥ装置内に酸素
プラズマを発生させ、ＡｌＧａＡｓ層１５にダメージを
与えて活性化する。

この場合の条件としては、セルフ・バイアス電圧が１０
０（Ｖ）、時間が２０〔秒〕である。

（６）　　ＨＦ）ｆ：Ｉ２０で１００倍に希釈した溶液
に試料を浸漬してＡ、ｉ！Ｇ、ａＡｓ［１５をエツチン
グして除去する。

第１図に関して説明した実施例から明らかなように、プ
ラズマで活性化する層の厚さは、プラズマの条件を適宜
に選択することに依り、正確に制御することができるか
ら、ＡＪＧａＡＳ層１５のみを確実に除去し且つその下
地である厚さ１５０〔人〕のＧａＡｓ層１４をそのまま
残すことは容易である。

因に、前記（５）の工程を介在させることなく、前記（
６）の工程に入ってＡｌｌＧａＡｓｊｉｉ１５を除去す
ることもできるが、それには、前記（４）の工程に於い
て、ＲＩＨのセルフ・バイアスを１２０　（Ｖ）以上に
した場合に有効である。

第２図（Ｅ）参照（７）　　ＣＣＩ２２　Ｆ　２をエツチング・ガスとし
てＲＩＢ法を適用することに依り、ＧａＡｓ層１４のエ
ツチングを行い、開口１７Ａを更に深（し、電子供給層
１３の表面を露出させる。尚、このエツチングは、Ａｆ
ＧａＡＳで構成された電子供給層１３の表面で自動的に
停止され、該表面は損傷されることがないのは云うまで
もない。

第２図（Ｆ）参照（８）蒸着法を適用することに依り、Ａｌ膜を厚さ約４
０００　Ｃ人〕程度に形成してから、フォト・レジスト
膜２１を溶解させ、リフト・オフ法に依るパターニング
を行い、ゲート電極２２を形成する。

このようにして得られたＥモードの半導体装置の特性が
良好であることは云うまでもない。

ところで、この選択エツチングの場合、本発明に依らな
くても、Ａ　１１　Ｇ　ａ　＋−ｘ　Ａ　ｓの方がＧａ
ＡｓよりもＨＦに依るエツチング速度は２倍はど大であ
る（但し、ｘ−０，３のとき）。

然しなから、本発明に依ると、これを１０倍以上に大き
くすることができ、且つ、より希釈されたＨＦ　（Ｈｚ
Ｏ：ＨＦ＝１００　：　１以下）でＡｌＧａＡｓをエツ
チングすることができる。

前記実施例に於けるようにＡｌＧａＡｓのエツチングを
行う場合、酸素プラズマを発生させる為のＲＩＥ装置内
に於ける酸素圧力を５　（Ｐａ）、ＲＩＢのセルフ・バ
イアス電圧を２００（Ｖ）、放電時間３０（秒〕の条件
の下でプラズマ・イオン衝撃を実施し、Ｉ２０で１００
倍に希釈したＨＦ液でウェット・エツチングすると１５
０　（人〕の厚さの層を除去することができる。

前記と同様な選択エツチングは、ＧａＡｓ（／Ｇｅ）ＡｌｌＡｓ　　（／ＧａＡｓ）Ａｌｌ　Ｉ　ｎＡｓ　　（／ＧａＡｓ）Ａｌｌ　Ｉ　ｎ
Ａｓ　（／Ｇａ　ＩｎＡｓ）ＡｌｌＧａＰ　（／ＧａＰ
）ＩｎＧａＰ　（／ＧａＡｓ）ＩｎＧａＰ　（／ＴｎＰ）ＡｌＧａＡｓＰ　Ｃ／ＧａＡＳ）ＡＩＧａＡｓ　Ｐ　Ｃ１ｌ　ｎＰ）の場合に於いても可能である。

〔発明の効果〕

本発明に依る半導体の加工方法では、半導体表面をプラ
ズマ・イオンで衝撃してから該半導体を溶液に浸漬し前
記プラズマ・イオンで衝撃された部分のみを除去するよ
うにしている。

この構成に依り、極薄の半導体層を高精度で且つ再現性
良くエツチングすることができ、しかも、その厚さはプ
ラズマ・イオンで衝撃する条件を変えることで容易に選
択及び制御することができ、また、最終工程は溶液に依
るエツチングから水洗になるので、エツチング後の半導
体表面は清浄に保たれ、更にまた、プラズマに依る半導
体の活性化の度合が相違することに基づき異なる半導体
間の選択エツチングを行うことが可能である。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｄ）は本発明一実施例を説明する為
の工程要所に於ける半導体の要部切断側面図、第２図（
Ａ）乃至（Ｆ）は本発明一実施例を説明する為の工程要
所に於ける半導体装置の要部切断側面図をそれぞれ表し
ている。図に於いて、１はＧａＡｓ基板、ＩＡはエツチング領域
、２はフォト・レジスト膜、２Ａは開口、３は溶液、Ｏ
＋は酸素のプラズマ・イオンをそれぞれ示している。特許出願人　　　富士通株式会社代理人弁理士　　相　谷　昭　司代理人弁理士　　渡　邊　弘　− Ａ（Ａ）０４″ （Ｂ）第１図（Ｃ）ＣＤ）実施例を説明する為の基板の要部切断側面図第１図（Ｂ）第２図

Claims

【特許請求の範囲】

半導体表面をプラズマ・イオンで衝撃してから該半導体
を溶液に浸漬し前記プラズマ・イオンで衝撃された部分
のみを除去することを特徴とする半導体の加工方法。