JPS62144367A - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
- Publication number
- JPS62144367A JPS62144367A JP60286214A JP28621485A JPS62144367A JP S62144367 A JPS62144367 A JP S62144367A JP 60286214 A JP60286214 A JP 60286214A JP 28621485 A JP28621485 A JP 28621485A JP S62144367 A JPS62144367 A JP S62144367A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- fet
- gallium arsenide
- gaas
- type gallium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
- H10D30/831—Vertical FETs having PN junction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/343—Gate regions of field-effect devices having PN junction gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔）既要〕
従来の接合型電界効果トランジスタ（以下ＦＥＴと略記
する）の接合は成長層に平行に形成され（横型ＦＥＴ）
、ゲート長はりソグラフィの精度により制約されていた
が、ここでは接合を成長層に垂直に近く形成しく縦型Ｐ
ＥＴ）、ゲート長制御を成長層の厚さ制御により行える
ようにした構造を提起し、ＦＥＴの短チヤネル化、高速
化をはかる。
する）の接合は成長層に平行に形成され（横型ＦＥＴ）
、ゲート長はりソグラフィの精度により制約されていた
が、ここでは接合を成長層に垂直に近く形成しく縦型Ｐ
ＥＴ）、ゲート長制御を成長層の厚さ制御により行える
ようにした構造を提起し、ＦＥＴの短チヤネル化、高速
化をはかる。
本発明は基板（あるいは成長層）に垂直な方向（縦方向
）に電流を流す縦型構造の接合型電界効果トランジスタ
に関する。
）に電流を流す縦型構造の接合型電界効果トランジスタ
に関する。
ガリウム砒素（ＧａＡｓ）ＦＥＴにおいて、ゲート下に
生ずるチャネル内のキャリア走行時間を短くして高速化
をはかるために、ゲート長を短くする短チヤネル化の工
夫が続けられている。
生ずるチャネル内のキャリア走行時間を短くして高速化
をはかるために、ゲート長を短くする短チヤネル化の工
夫が続けられている。
第２図は従来の接合型ＰＥＴである、横型ＦＥＴの断面
図である。
図である。
図において、２１は半絶縁性ガリウム砒素（ＳＩ−Ｇａ
Ａｓ）基板で、この上にｎ型ガリウム砒素（ｎ−ＧａＡ
ｓ）層２２を成長する。
Ａｓ）基板で、この上にｎ型ガリウム砒素（ｎ−ＧａＡ
ｓ）層２２を成長する。
ゲート接合を形成するために、ｎ−ＧａＡｓ層２２の表
面に反対導電型の不純物を導入してｐ°型のガリウム砒
素（ｐ ”−ＧａＡｓ） ＦＪ域２３を形成する。
面に反対導電型の不純物を導入してｐ°型のガリウム砒
素（ｐ ”−ＧａＡｓ） ＦＪ域２３を形成する。
ｐ”−ＧａＡｓ 領域２３上と、その両側のｎ−ＧａＡ
ｓ層２２工に、それぞれの導電型に通したオーミック電
極として、金／亜鉛／金（＾ｕ／Ｚｎ／Ａｕ）層よりな
るゲート電極２４、金ゲルマニウム／金（ＡｕＧｅ／Ａ
ｕ）層よりなるソース、ドレイン電極２５．２６を形成
する。
ｓ層２２工に、それぞれの導電型に通したオーミック電
極として、金／亜鉛／金（＾ｕ／Ｚｎ／Ａｕ）層よりな
るゲート電極２４、金ゲルマニウム／金（ＡｕＧｅ／Ａ
ｕ）層よりなるソース、ドレイン電極２５．２６を形成
する。
以上のようにして形成されたＦＥＴは、横方向の電流に
対するゲートを設けており、この場合の形成可能なゲー
ト長はりソグラフィの技術の精度によって制限され、電
子線露光を使用してもせいぜいサブμｍ程度である。
対するゲートを設けており、この場合の形成可能なゲー
ト長はりソグラフィの技術の精度によって制限され、電
子線露光を使用してもせいぜいサブμｍ程度である。
従来の横型ＦＥＴでは、ゲート長を０．１μｍ以下に形
成することは困難であった。
成することは困難であった。
〔問題点を解決するための手段〕
上記問題点の解決は、第１のｎ型ガリウム砒素層（２）
上にｐ型ガリウム砒素層（３）を成長し、該ｐ型ガリウ
ム砒素層（３）の表面より該第１のｎ型ガリウム砒素層
（２）にとどくように断面形状が略■型の溝（４）を形
成し、該溝（４）を覆って第２のｎ型ガリウム砒素層（
５）を成長し、咳ｐ型ガリウム砒素層（３）上、該第１
のｎ型ガリウム砒素層（２）上、および該第２のｎ型ガ
リウム砒素層（５）上にそれぞれオーミック電極として
ゲート（６）、ドレイン電極（７）、ソース電極（８）
を形成してなる本発明による接合型電界効果トランジス
タにより達成される。
上にｐ型ガリウム砒素層（３）を成長し、該ｐ型ガリウ
ム砒素層（３）の表面より該第１のｎ型ガリウム砒素層
（２）にとどくように断面形状が略■型の溝（４）を形
成し、該溝（４）を覆って第２のｎ型ガリウム砒素層（
５）を成長し、咳ｐ型ガリウム砒素層（３）上、該第１
のｎ型ガリウム砒素層（２）上、および該第２のｎ型ガ
リウム砒素層（５）上にそれぞれオーミック電極として
ゲート（６）、ドレイン電極（７）、ソース電極（８）
を形成してなる本発明による接合型電界効果トランジス
タにより達成される。
本発明はエピタキシャル成長層の縦方向にチャネルを形
成するため、チャネル長はエピタキシャル成長層の厚さ
制御の精度によって決まる。
成するため、チャネル長はエピタキシャル成長層の厚さ
制御の精度によって決まる。
エピタキシャル成長層の厚さは０．１μｍ以下で十分制
御できる。
御できる。
とくに分子線エピタキシャル成長（ＭＢＥ）法によると
数原子層の厚さでも制御でき、１００人（０，０１μｍ
）程度の厚さならば極めて容易に制御できる。
数原子層の厚さでも制御でき、１００人（０，０１μｍ
）程度の厚さならば極めて容易に制御できる。
本発明はこのエピタキシャル成長層をゲートとして用い
、高速動作をする短チャネルＦＥＴを実現する。
、高速動作をする短チャネルＦＥＴを実現する。
第１図は本発明の接合型ＦＥＴである、縦型ＰＥＴの断
面図である。
面図である。
図において、１は５ｌ−ＧａＡｓ基板で、この上にｎ
７−ＧａＡｓ ＪｔｌＪ ２とｐ ”−ＧａＡｓ層３と
を順次成長ず ・る。
７−ＧａＡｓ ＪｔｌＪ ２とｐ ”−ＧａＡｓ層３と
を順次成長ず ・る。
ｐ ”−ＧａＡｓ ＪＦｆ ３の表面よりｎ ”−Ｇａ
Ａｓ層２にとどくように溝４を形成する。
Ａｓ層２にとどくように溝４を形成する。
溝４を覆ってｎ−ＧａＡｓ層５を成長する。
ｐ ”−ＧａＡｓ層３上と、ｎ ”−ＧａＡｓ層２上と
、ｎ−ＧａＡｓ層５上とに、それぞれの導電型に適した
オーミック電極として、Ａｕ／Ｚｎ／Ａｕ層よりなるゲ
ート電極６、ＡｕＧｅ／Ａｕ層よりなるソース、ドレイ
ン電極７．８を形成する。
、ｎ−ＧａＡｓ層５上とに、それぞれの導電型に適した
オーミック電極として、Ａｕ／Ｚｎ／Ａｕ層よりなるゲ
ート電極６、ＡｕＧｅ／Ａｕ層よりなるソース、ドレイ
ン電極７．８を形成する。
以上のようにして形成されたＰＥＴは、縦方向の電流に
対するゲートを設けており、この場合のゲート長はｐ
”−ＧａＡｓ層３の厚さ制御技術の精度によって決まる
。
対するゲートを設けており、この場合のゲート長はｐ
”−ＧａＡｓ層３の厚さ制御技術の精度によって決まる
。
つぎに、この構造のプロセスの概要をつぎに説明する。
第３図（１）〜（３）は本発明の製造工程を説明する断
面図である。
面図である。
第３図（１１において、１は５Ｉ−ＧａＡｓ基板で、こ
の上にＭＢＥ法を用いて、 キャリア濃度５ Ｘ １０” ｃｍ” ３、厚さ２ｐｍ
のｎ ”−ＧａＡｓ層２、 キャリア濃度Ｉ Ｘ １０”ｃｍ−”、厚さ０．１μｍ
のｐ ”−ＧａＡｓ 層 ３ を順次成長する。
の上にＭＢＥ法を用いて、 キャリア濃度５ Ｘ １０” ｃｍ” ３、厚さ２ｐｍ
のｎ ”−ＧａＡｓ層２、 キャリア濃度Ｉ Ｘ １０”ｃｍ−”、厚さ０．１μｍ
のｐ ”−ＧａＡｓ 層 ３ を順次成長する。
ここで、ｎ型ドーパントは珪素（Ｓｉ）、ｐ型ドーパン
トはベリリウム（Ｂｅ）を用いる。
トはベリリウム（Ｂｅ）を用いる。
第３図（２）において、通常のりソグラフィにより硫酸
（ＩＩｚＳＯｔ）系のエッチャントを用いたケミカルエ
ツチングにより溝４を形成する。
（ＩＩｚＳＯｔ）系のエッチャントを用いたケミカルエ
ツチングにより溝４を形成する。
第３図（３）において、ＪＩＢＥ法を用いて、ａ４を覆
って キャリア濃度ＬＸＩＯ”ｃｍ弓、厚さ１μｍのｎ−Ｇａ
Ａ、ｓ 層 ５ を成長する。
って キャリア濃度ＬＸＩＯ”ｃｍ弓、厚さ１μｍのｎ−Ｇａ
Ａ、ｓ 層 ５ を成長する。
この後、各層の電極形成領域を露出して第１図のように
各電極を形成して工程を終わる。
各電極を形成して工程を終わる。
以上詳細に説明したように本発明による縦型構造では、
ゲート長を０．１μｍ以下に精度よく形成することがで
きるため、高速、短チャネルのＦＥＴが得られる。
ゲート長を０．１μｍ以下に精度よく形成することがで
きるため、高速、短チャネルのＦＥＴが得られる。
第１図は本発明の接合型ＦＥＴである、縦型ＦＥＴの断
面図、 第２図は従来の接合型ＰＥＴである、横型ＰＥＴの断面
図、 第３図（１）〜（３）は本発明の製造工程を説明する断
面図である。 図において、 １は５ｌ−ＧａＡｓ基板、 ２はｎ ”−ＧａＡｓ層翫 ３はｐ ’−ＧａＡｓ層、 ４は溝、 ５はｎ−ＧａＡｓ層、 ６はゲート電極、 ７．８はソース、ドレイン電極 杢佑日（財）ＦＥ下ｄｆ勤（２） 脅′１ 図 韓砦０トン朝毛）亘 才２ ）図 １折市１勿 ＋５ ｊ２
面図、 第２図は従来の接合型ＰＥＴである、横型ＰＥＴの断面
図、 第３図（１）〜（３）は本発明の製造工程を説明する断
面図である。 図において、 １は５ｌ−ＧａＡｓ基板、 ２はｎ ”−ＧａＡｓ層翫 ３はｐ ’−ＧａＡｓ層、 ４は溝、 ５はｎ−ＧａＡｓ層、 ６はゲート電極、 ７．８はソース、ドレイン電極 杢佑日（財）ＦＥ下ｄｆ勤（２） 脅′１ 図 韓砦０トン朝毛）亘 才２ ）図 １折市１勿 ＋５ ｊ２
Claims (1)
- 第１のｎ型ガリウム砒素層（２）上にｐ型ガリウム砒素
層（３）を成長し、該ｐ型ガリウム砒素層（３）の表面
より該第１のｎ型ガリウム砒素層（２）にとどくように
溝（４）を形成し、該溝（４）を覆って第２のｎ型ガリ
ウム砒素層（５）を成長し、該ｐ型ガリウム砒素層（３
）上、該第１のｎ型ガリウム砒素層（２）上、および該
第２のｎ型ガリウム砒素層（５）上にそれぞれオーミッ
ク電極（６）、（７）、（８）を形成してなることを特
徴とする接合型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286214A JPS62144367A (ja) | 1985-12-19 | 1985-12-19 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60286214A JPS62144367A (ja) | 1985-12-19 | 1985-12-19 | 接合型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62144367A true JPS62144367A (ja) | 1987-06-27 |
Family
ID=17701450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60286214A Pending JPS62144367A (ja) | 1985-12-19 | 1985-12-19 | 接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62144367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107070A (ja) * | 1986-10-23 | 1988-05-12 | Sony Corp | 接合型電界効果トランジスタ及びその製造方法 |
| US5391895A (en) * | 1992-09-21 | 1995-02-21 | Kobe Steel Usa, Inc. | Double diamond mesa vertical field effect transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911076A (ja) * | 1972-05-25 | 1974-01-31 | ||
| JPS6065577A (ja) * | 1983-08-17 | 1985-04-15 | トムソン−セ−エスエフ | 極めて短いゲ−ト及び水平構造を有する電界効果トランジスタ及びその製造方法 |
-
1985
- 1985-12-19 JP JP60286214A patent/JPS62144367A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911076A (ja) * | 1972-05-25 | 1974-01-31 | ||
| JPS6065577A (ja) * | 1983-08-17 | 1985-04-15 | トムソン−セ−エスエフ | 極めて短いゲ−ト及び水平構造を有する電界効果トランジスタ及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107070A (ja) * | 1986-10-23 | 1988-05-12 | Sony Corp | 接合型電界効果トランジスタ及びその製造方法 |
| US5391895A (en) * | 1992-09-21 | 1995-02-21 | Kobe Steel Usa, Inc. | Double diamond mesa vertical field effect transistor |
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