JPS6214948B2 - - Google Patents
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- Publication number
- JPS6214948B2 JPS6214948B2 JP51123801A JP12380176A JPS6214948B2 JP S6214948 B2 JPS6214948 B2 JP S6214948B2 JP 51123801 A JP51123801 A JP 51123801A JP 12380176 A JP12380176 A JP 12380176A JP S6214948 B2 JPS6214948 B2 JP S6214948B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- silicon oxide
- type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製法に関する。
半導体装置の製作にあたつては、隣接する異な
つた型の高濃度不純物拡散を行なう場合、オーバ
ラツプを防ぐために十分なスペースをとる必要が
あり、集積度の点で不利である。一方、高集積度
のものを得るために、微細パターンをもつてこの
種の選択不純物拡散を行なつた場合に、マスク目
合せずれによつて各拡散層がオーバラツプしてし
まい、接合容量が大幅に増加したり耐圧低下が起
るという問題がある。
つた型の高濃度不純物拡散を行なう場合、オーバ
ラツプを防ぐために十分なスペースをとる必要が
あり、集積度の点で不利である。一方、高集積度
のものを得るために、微細パターンをもつてこの
種の選択不純物拡散を行なつた場合に、マスク目
合せずれによつて各拡散層がオーバラツプしてし
まい、接合容量が大幅に増加したり耐圧低下が起
るという問題がある。
たとえば、従来のIIL素子におけるP+型ベース
コンタクト層とN+型コレクタ層との離間距離等
は、マスク目合せ余裕分（２〜３μｍ）だけ余分
に見込む必要があるため、大きなものになつてし
まう。そのため、微細パターンのものが製作でき
ぬため、各接合容量が大きくなり、また素子面積
が大となつてしまう欠点がある。
コンタクト層とN+型コレクタ層との離間距離等
は、マスク目合せ余裕分（２〜３μｍ）だけ余分
に見込む必要があるため、大きなものになつてし
まう。そのため、微細パターンのものが製作でき
ぬため、各接合容量が大きくなり、また素子面積
が大となつてしまう欠点がある。
それゆえ、本発明の目的は、上述したような隣
接する異なつた型の拡散層における離間距離を微
細加工をもつて所定の微小寸法に製作することが
できる新規な半導体装置の製法を提供し、もつて
高性能でかつ高集積度のものを得ることにある。
接する異なつた型の拡散層における離間距離を微
細加工をもつて所定の微小寸法に製作することが
できる新規な半導体装置の製法を提供し、もつて
高性能でかつ高集積度のものを得ることにある。
このような目的を達成するために本発明におい
ては、半導体基体表面に第１の絶縁膜およびこの
上にこれとエツチング速度が異なりかつ耐酸化性
を有する第２の絶縁膜を形成する工程、 上記第１および第２の絶縁膜を部分的に除去し
て半導体基体を露出せしめこの露出面を酸化処理
する工程、 上記第１および第２の絶縁膜の他の部分を除去
して上記基体を露出せしめこの露出面に第１の素
子領域を形成する工程、 上記第１の素子領域に隣接した第１の絶縁膜の
みを部分的に除去して第２の絶縁膜をオーバハン
グさせるよう処理する工程、 少なくとも上記第１の素子領域表面およびこれ
に隣接した上記オーバハングされている基体表面
を酸化処理する工程、 残つている上記第１および第２の絶縁膜を除去
して基体を露出する工程、 上記露出面に第２の素子領域を形成する工程、 を含むことを特徴とする半導体装置の製法とする
ものである。
ては、半導体基体表面に第１の絶縁膜およびこの
上にこれとエツチング速度が異なりかつ耐酸化性
を有する第２の絶縁膜を形成する工程、 上記第１および第２の絶縁膜を部分的に除去し
て半導体基体を露出せしめこの露出面を酸化処理
する工程、 上記第１および第２の絶縁膜の他の部分を除去
して上記基体を露出せしめこの露出面に第１の素
子領域を形成する工程、 上記第１の素子領域に隣接した第１の絶縁膜の
みを部分的に除去して第２の絶縁膜をオーバハン
グさせるよう処理する工程、 少なくとも上記第１の素子領域表面およびこれ
に隣接した上記オーバハングされている基体表面
を酸化処理する工程、 残つている上記第１および第２の絶縁膜を除去
して基体を露出する工程、 上記露出面に第２の素子領域を形成する工程、 を含むことを特徴とする半導体装置の製法とする
ものである。
以下、本発明の一実施例であるIIL素子におけ
る縦形NPNトランジスタの製法を工程順に図面
を参照しながら詳述する。
る縦形NPNトランジスタの製法を工程順に図面
を参照しながら詳述する。
(ア) 第１図〜第４図に示すような製造プロセスを
もつて製作したものを、本発明にかかるIIL素
子における縦形NPNトランジスタの製作にあ
たつてのスターテイングマテリアルとする。こ
れは、周知技術をもつて製作できるものであ
る。
もつて製作したものを、本発明にかかるIIL素
子における縦形NPNトランジスタの製作にあ
たつてのスターテイングマテリアルとする。こ
れは、周知技術をもつて製作できるものであ
る。
N+型シリコンウエーハ１表面にＮ型エピタ
キシヤル層２を積層し、この表面に薄い酸化シ
リコン膜３を介在させてナイトライド膜４を形
成する（第１図）。ついでフイールド酸化シリ
コン膜５を設ける部分のナイトライド膜４およ
びその下地の酸化シリコン膜３を取り除いたの
ち、これらをマスクとしてエツチングを行ない
溝を設ける（第２図）。ついで、ナイトライド
膜４をマスクとして、熱酸化処理を行ない、フ
イールド酸化シリコン膜５を形成する（第３
図）。ついで、ナイトライド膜４を通してボロ
ン等のＰ型不純物をＮ型エピタキシヤル層２中
にイオン打ち込みしＰ型イオン打ち込み層６を
形成する（第４図）。ここで、N+型シリコンウ
エーハ１は、縦形NPNトランジスタにおける
エミツタ、Ｐ型イオン打ち込み層６はベースお
よびラテラルPNPトランジスタのコレクタとな
るものである。
キシヤル層２を積層し、この表面に薄い酸化シ
リコン膜３を介在させてナイトライド膜４を形
成する（第１図）。ついでフイールド酸化シリ
コン膜５を設ける部分のナイトライド膜４およ
びその下地の酸化シリコン膜３を取り除いたの
ち、これらをマスクとしてエツチングを行ない
溝を設ける（第２図）。ついで、ナイトライド
膜４をマスクとして、熱酸化処理を行ない、フ
イールド酸化シリコン膜５を形成する（第３
図）。ついで、ナイトライド膜４を通してボロ
ン等のＰ型不純物をＮ型エピタキシヤル層２中
にイオン打ち込みしＰ型イオン打ち込み層６を
形成する（第４図）。ここで、N+型シリコンウ
エーハ１は、縦形NPNトランジスタにおける
エミツタ、Ｐ型イオン打ち込み層６はベースお
よびラテラルPNPトランジスタのコレクタとな
るものである。
(イ) ナイトライド膜４を選択除去して拡散用孔７
を形成し、この孔下の酸化シリコン膜３も取り
除く（第５図）。
を形成し、この孔下の酸化シリコン膜３も取り
除く（第５図）。
なお、このナイトライド膜４および酸化シリ
コン膜３は、選択酸化用マスクとして使用した
ものをそのまま使用するが、その種のものを取
り除いたのち、新しいナイトライド膜およびそ
の下地膜としての酸化シリコン膜を形成し、こ
れに拡散用孔を設けることもできる。これは、
フイールド酸化シリコン膜５の形成を選択酸化
技術を用いないでＮ型エピタキシヤル層２全面
を熱酸化して形成する場合に適用する。
コン膜３は、選択酸化用マスクとして使用した
ものをそのまま使用するが、その種のものを取
り除いたのち、新しいナイトライド膜およびそ
の下地膜としての酸化シリコン膜を形成し、こ
れに拡散用孔を設けることもできる。これは、
フイールド酸化シリコン膜５の形成を選択酸化
技術を用いないでＮ型エピタキシヤル層２全面
を熱酸化して形成する場合に適用する。
(ウ) ナイトライド膜４を拡散用マスクとし、拡散
用孔７を通してボロン等の高濃度Ｐ型不純物を
拡散してP+型ベースコンタクト層８を形成す
る（第６図）。この際、図示しないがIIL素子に
おけるP+型インジエクタ層も形成する。この
熱拡散によりＰ型イオン打ち込み層６における
拡散不純物が活性化してＰ型ベース層６ａが同
時に形成される。
用孔７を通してボロン等の高濃度Ｐ型不純物を
拡散してP+型ベースコンタクト層８を形成す
る（第６図）。この際、図示しないがIIL素子に
おけるP+型インジエクタ層も形成する。この
熱拡散によりＰ型イオン打ち込み層６における
拡散不純物が活性化してＰ型ベース層６ａが同
時に形成される。
(エ) ナイトライド膜４をエツチング用マスクとし
て、下地膜である酸化シリコン膜３をサイドエ
ツチングし、オーバハング構造のナイトライド
膜４にする（第７図）。
て、下地膜である酸化シリコン膜３をサイドエ
ツチングし、オーバハング構造のナイトライド
膜４にする（第７図）。
このオーバハング長ｌは、酸化シリコン膜３
のオーバーエツチング量によつて高精度に制御
して所定の長さに規定することができる。
のオーバーエツチング量によつて高精度に制御
して所定の長さに規定することができる。
(オ) ナイトライド膜４を選択酸化用マスクとして
使用し、熱酸化処理を行なつて他の酸化シリコ
ン膜５ａを形成する（第８図）。この酸化シリ
コン膜５ａは、フイールド酸化シリコン膜の一
部となるもので、少なくともナイトライド膜４
の下地膜である酸化シリコン膜３よりも十分厚
いものとする。
使用し、熱酸化処理を行なつて他の酸化シリコ
ン膜５ａを形成する（第８図）。この酸化シリ
コン膜５ａは、フイールド酸化シリコン膜の一
部となるもので、少なくともナイトライド膜４
の下地膜である酸化シリコン膜３よりも十分厚
いものとする。
ついでナイトライド膜４を取り除く（第９
図）。
図）。
(カ) フイールド酸化シリコン膜５，５ａ上にフオ
トレジスト９を塗布し、エツチングを行なうこ
とにより酸化シリコン膜３を取り除いて、この
領域に拡散用孔１０を設ける（第１０図）。あ
るいは、フオトレジストマスクを用いることな
く基体をこのまま酸化シリコン膜のエツチング
液に侵すことにより、酸化シリコン膜３，５
ａ，５の膜厚差を利用して３部分のみを優先的
に除去して孔１０を形成することができる。
トレジスト９を塗布し、エツチングを行なうこ
とにより酸化シリコン膜３を取り除いて、この
領域に拡散用孔１０を設ける（第１０図）。あ
るいは、フオトレジストマスクを用いることな
く基体をこのまま酸化シリコン膜のエツチング
液に侵すことにより、酸化シリコン膜３，５
ａ，５の膜厚差を利用して３部分のみを優先的
に除去して孔１０を形成することができる。
(キ) フイールド酸化シリコン膜５，５ａを拡散用
マスクとして使用し、拡散用孔１０を通してリ
ン等の高濃度Ｎ型不純物をＮ型エピタキシヤル
層２に拡散してN+型コレクタ層１１を形成す
る（第１１図）。この場合、N+型コレクタ層１
１表面に酸化シリコン膜１２が形成される。
マスクとして使用し、拡散用孔１０を通してリ
ン等の高濃度Ｎ型不純物をＮ型エピタキシヤル
層２に拡散してN+型コレクタ層１１を形成す
る（第１１図）。この場合、N+型コレクタ層１
１表面に酸化シリコン膜１２が形成される。
このように、P+型ベース層８とN+型コレクタ
層１１との離間距離ｍは、ナイトライド膜４の下
地膜である酸化シリコン膜３のサイドエツチング
量によつて規定できるものである。また、P+型
ベース層８の形成は、ナイトライド膜４をマスク
とし、これに孔７を設けて行ない、N+型コレク
タ層１１の形成は、上記ナイトライド膜４を選択
酸化用マスクとして形成したフイールド酸化シリ
コン膜５ａと、そのナイトライド膜４の下地膜で
あつた酸化シリコン膜３との膜厚差を利用して形
成した拡散用孔を通しての選択不純物拡散により
行なうものである。そのため、これらの離間距離
ｍを可及的小（１μｍ程度）にでき、素子面積を
極めて小さくできる。従来は、この寸法はマスク
目合せ余裕分（２〜３μｍ）だけ大きくする必要
があつたため４μｍ程度となりIIL素子面積が24
μｍ□程度必要であつたが、本発明においては、
１μｍ程度に縮小で、IIL素子面積が18μｍ□程
度となり、従来のものに比較して44％程度の面積
減少を達成できる。また、接合容量も同様な面積
減少にともない44％程度減少でき、IIL素子にお
けるスイツチングスピードを大幅に改善すること
ができる。
層１１との離間距離ｍは、ナイトライド膜４の下
地膜である酸化シリコン膜３のサイドエツチング
量によつて規定できるものである。また、P+型
ベース層８の形成は、ナイトライド膜４をマスク
とし、これに孔７を設けて行ない、N+型コレク
タ層１１の形成は、上記ナイトライド膜４を選択
酸化用マスクとして形成したフイールド酸化シリ
コン膜５ａと、そのナイトライド膜４の下地膜で
あつた酸化シリコン膜３との膜厚差を利用して形
成した拡散用孔を通しての選択不純物拡散により
行なうものである。そのため、これらの離間距離
ｍを可及的小（１μｍ程度）にでき、素子面積を
極めて小さくできる。従来は、この寸法はマスク
目合せ余裕分（２〜３μｍ）だけ大きくする必要
があつたため４μｍ程度となりIIL素子面積が24
μｍ□程度必要であつたが、本発明においては、
１μｍ程度に縮小で、IIL素子面積が18μｍ□程
度となり、従来のものに比較して44％程度の面積
減少を達成できる。また、接合容量も同様な面積
減少にともない44％程度減少でき、IIL素子にお
けるスイツチングスピードを大幅に改善すること
ができる。
上述した実施例においては、フイールド酸化シ
リコン膜５形成用ナイトライド膜４を本発明にか
かる拡散層形成用マスクとして使用するものであ
るため、作業工数が小でもつてデバイスを製作で
きる。
リコン膜５形成用ナイトライド膜４を本発明にか
かる拡散層形成用マスクとして使用するものであ
るため、作業工数が小でもつてデバイスを製作で
きる。
本発明は、上述したIIL素子に限定されるもの
ではなくバイポーラICにおけるP+型アイソレー
シヨン層とN+型コレクタコンタクト層またはN+
型コレクタコンタクト層とＰ型ベース層あるいは
またＰ型ベース層とN+型エミツタ層等種々の各
拡散層間の離間長を可及的小にでき、しかもそれ
らをオーバラツプさせることなく製作できるため
接合容量ならびに素子占有面積を大幅に小さく形
成できるものである。
ではなくバイポーラICにおけるP+型アイソレー
シヨン層とN+型コレクタコンタクト層またはN+
型コレクタコンタクト層とＰ型ベース層あるいは
またＰ型ベース層とN+型エミツタ層等種々の各
拡散層間の離間長を可及的小にでき、しかもそれ
らをオーバラツプさせることなく製作できるため
接合容量ならびに素子占有面積を大幅に小さく形
成できるものである。
また、マスクとして用いた材料はシリコンナイ
トライド膜、酸化シリコン膜に限らず、他に酸化
アルミナ膜、Ti、Cr、Zr等の各種金属の酸化膜
およびこれらの組み合せを利用することができ
る。
トライド膜、酸化シリコン膜に限らず、他に酸化
アルミナ膜、Ti、Cr、Zr等の各種金属の酸化膜
およびこれらの組み合せを利用することができ
る。
第１図〜第１１図は、本発明の一実施例である
IIL素子における縦形NPNトランジスタの製法を
工程順に示す断面図である。 １……N+型シリコンウエーハ、２……Ｎ型エ
ピタキシヤル層、３……酸化シリコン膜、４……
ナイトライド膜、５，５ａ……フイールド酸化シ
リコン膜、６……Ｐ型イオン打ち込み層、６ａ…
…Ｐ型層、７，１０……拡散用孔、８……P+型
層、９……フオトレジスト膜、１１……N+型
層、１２……酸化シリコン膜。
IIL素子における縦形NPNトランジスタの製法を
工程順に示す断面図である。 １……N+型シリコンウエーハ、２……Ｎ型エ
ピタキシヤル層、３……酸化シリコン膜、４……
ナイトライド膜、５，５ａ……フイールド酸化シ
リコン膜、６……Ｐ型イオン打ち込み層、６ａ…
…Ｐ型層、７，１０……拡散用孔、８……P+型
層、９……フオトレジスト膜、１１……N+型
層、１２……酸化シリコン膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体表面に第１の絶縁膜及びこの上に
これとエツチング速度が異なりかつ耐酸化性を有
する第２の絶縁膜を形成する工程、 上記第１及び第２の絶縁膜を部分的に除去して
半導体基体を露出せしめこの露出面を酸化処理し
て第１の酸化膜を形成する工程、 上記第１及び第２の絶縁膜の他の部分を除去し
て上記基体を露出せしめこの露出面に第１の素子
領域を形成する工程、 上記第２の絶縁膜を残した状態で上記第１の素
子領域に隣接した第１の絶縁膜を部分的に除去し
て上記第２の絶縁膜をオーバハングさせるよう処
理する工程、 少なくとも上記第１の素子領域表面及びこれに
隣接した上記オーバハングされている基体表面を
酸化処理して上記第１の酸化膜より薄い第２の酸
化膜を形成する工程、 残つている上記第１及び第２の絶縁膜を除去し
て基体を露出する工程、 上記露出面に第２の素子領域を形成する工程、 を含むことを特徴とする半導体装置の製法。 ２ 第２の素子領域をトランジスタにおける１つ
の領域とする特許請求の範囲第１項記載の半導体
装置の製法。 ３ 第２の素子領域をIILにおける１つの領域と
する特許請求の範囲第１項記載の半導体装置の製
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12380176A JPS5349964A (en) | 1976-10-18 | 1976-10-18 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12380176A JPS5349964A (en) | 1976-10-18 | 1976-10-18 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5349964A JPS5349964A (en) | 1978-05-06 |
| JPS6214948B2 true JPS6214948B2 (ja) | 1987-04-04 |
Family
ID=14869642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12380176A Granted JPS5349964A (en) | 1976-10-18 | 1976-10-18 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5349964A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135965A (en) * | 1980-03-28 | 1981-10-23 | Nec Corp | Semiconductor device |
| JP3578110B2 (ja) | 2000-06-15 | 2004-10-20 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2214060C3 (de) * | 1972-03-23 | 1980-01-03 | Agfa-Gevaert Ag, 5090 Leverkusen | Fotografisches Aufzeichnungsmaterial |
| JPS5729063B2 (ja) * | 1973-05-22 | 1982-06-21 | ||
| JPS5648981B2 (ja) * | 1973-05-25 | 1981-11-19 | ||
| JPS562792B2 (ja) * | 1974-03-30 | 1981-01-21 |
-
1976
- 1976-10-18 JP JP12380176A patent/JPS5349964A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5349964A (en) | 1978-05-06 |
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