JPS6218094A - 電極パタ−ンの配線方法 - Google Patents
電極パタ−ンの配線方法Info
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- JPS6218094A JPS6218094A JP60156711A JP15671185A JPS6218094A JP S6218094 A JPS6218094 A JP S6218094A JP 60156711 A JP60156711 A JP 60156711A JP 15671185 A JP15671185 A JP 15671185A JP S6218094 A JPS6218094 A JP S6218094A
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- H04N1/19—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa using multi-element arrays
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- H04N1/192—Simultaneously or substantially simultaneously scanning picture elements on one main scanning line
- H04N1/193—Simultaneously or substantially simultaneously scanning picture elements on one main scanning line using electrically scanned linear arrays, e.g. linear CCD arrays
- H04N1/1931—Simultaneously or substantially simultaneously scanning picture elements on one main scanning line using electrically scanned linear arrays, e.g. linear CCD arrays with scanning elements electrically interconnected in groups
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- Signal Processing (AREA)
- Electronic Switches (AREA)
- Facsimile Heads (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は電極パターンの配線方法に関し、特に複数の
素子を複数のブロックに分割し、これら分割した素子を
ブロック毎に順次駆動するブロック分割駆動を採用した
サーマルヘッドやイメージセンサ等において、引き出し
配線電極パターン部の面積を小さくして装置の小型化を
図るための改良に関する。
素子を複数のブロックに分割し、これら分割した素子を
ブロック毎に順次駆動するブロック分割駆動を採用した
サーマルヘッドやイメージセンサ等において、引き出し
配線電極パターン部の面積を小さくして装置の小型化を
図るための改良に関する。
［従来の技術］
一般に、サーマルヘッド、イメージセンサ、ＬＥＤディ
スプレイ、液晶デバイス、プリントスタイラス等の電子
デバイスにおいては、複数の素子をブロック単位に順次
駆動するブロック分割駆動方式を採用するようにして駆
動デバイス数を低減し、小型化、低コスト化等を図るよ
うにしているものが多い。
スプレイ、液晶デバイス、プリントスタイラス等の電子
デバイスにおいては、複数の素子をブロック単位に順次
駆動するブロック分割駆動方式を採用するようにして駆
動デバイス数を低減し、小型化、低コスト化等を図るよ
うにしているものが多い。
第５図に、この分割駆動方式が採用されたサーマルヘッ
ドの回路構成例を示す。
ドの回路構成例を示す。
このサーマルヘッドは、複数個の発熱素子ｒをＡ、Ｂ、
Ｃ，Ｄの４つのブロックに分割して駆動するもので、各
発熱素子ｒの整流ダイオードａ側はこれら分割されたグ
ループ毎に共通電極１で共通接続されている。スイッチ
ング回路３ｍおよびＳｎはこれら分割されたグループを
択一的に選択して駆動するためのもので、スイッチング
回路Ｓｍの接点がａ側に接続されていてるときはＡブロ
ックが選択され、同接点がａ側に接続されているときは
Ｃブロックが選択され、また、スイッチング回路３ｎの
接点がｂ側に接続されているときはＢブロックが選択さ
れ、同接点がｄ側に接続されているときはＤブロックが
選択される。一方、これら各発熱素子ｒは個別電極側（
整流ダイオードｅの逆側）において、Ａブロックの各発
熱素子とＣブロックの各発熱素子とが対応する発熱素子
ごとに共通接続されるとともに、Ｂブロックの各発熱素
子とＤブロックの各発熱素子とが対応する発熱素子ごと
に共通接続されている。そして、これら共通接続された
導体配線は、各ブロックの発熱素子を１発熱素子ずつ選
択駆動する複数個のスイッチング回路Ｓに接続されてい
る。これら複数個の各スイッチング回路Ｓは、Ａブロッ
クおよびＣブロックの発熱素子を駆動する第１のＩＣデ
バイス２０と、ＢブロックおよびＤブロックの発熱素子
を駆動する第２のＩＣデバイス３０とに分けて搭載され
ており、これら第１および第２のＩＣデバイス２０１３
０に搭載されたスイッチング回路Ｓと前述のスイッチン
グ回路Ｓｍ 、Ｓｎとが併用されることによって複数の
発熱素子のなかの１素子が選択される。例えば、かかる
サーマルヘッドを駆動する際、まず、スイッチング回路
Ｓｍの接点をａ側に接続し、第１のＩＣデバイス２０内
のスイッチング回路Ｓを順次オンすることによりＡブロ
ックの発熱素子を順次駆動し、次にスイッチング回路３
ｎの接点をｂ側に接続し、第２のＩＣデバイス３０内の
スイッチング回路Ｓを順次オンすることによりＢブロッ
クの発熱素子を順次駆動し、以下同様にしてＣブロック
、Ｄブロックの発熱素子を順次駆動する。このように、
Ａ−＋８−＋Ｃ→Ｄブロックの順に順次駆動すべき各発
熱素子を、個別電極側において１ブロツクおきに共通接
続することによって２つのグループに分け、これら２つ
のグループの各発熱素子を各別のＩＣデバイスで駆動す
るようにしたのは、ブロックの切替え駆動の際同−ＩＣ
デバイスが２回連続して駆動されるのを防ぐ為である。
Ｃ，Ｄの４つのブロックに分割して駆動するもので、各
発熱素子ｒの整流ダイオードａ側はこれら分割されたグ
ループ毎に共通電極１で共通接続されている。スイッチ
ング回路３ｍおよびＳｎはこれら分割されたグループを
択一的に選択して駆動するためのもので、スイッチング
回路Ｓｍの接点がａ側に接続されていてるときはＡブロ
ックが選択され、同接点がａ側に接続されているときは
Ｃブロックが選択され、また、スイッチング回路３ｎの
接点がｂ側に接続されているときはＢブロックが選択さ
れ、同接点がｄ側に接続されているときはＤブロックが
選択される。一方、これら各発熱素子ｒは個別電極側（
整流ダイオードｅの逆側）において、Ａブロックの各発
熱素子とＣブロックの各発熱素子とが対応する発熱素子
ごとに共通接続されるとともに、Ｂブロックの各発熱素
子とＤブロックの各発熱素子とが対応する発熱素子ごと
に共通接続されている。そして、これら共通接続された
導体配線は、各ブロックの発熱素子を１発熱素子ずつ選
択駆動する複数個のスイッチング回路Ｓに接続されてい
る。これら複数個の各スイッチング回路Ｓは、Ａブロッ
クおよびＣブロックの発熱素子を駆動する第１のＩＣデ
バイス２０と、ＢブロックおよびＤブロックの発熱素子
を駆動する第２のＩＣデバイス３０とに分けて搭載され
ており、これら第１および第２のＩＣデバイス２０１３
０に搭載されたスイッチング回路Ｓと前述のスイッチン
グ回路Ｓｍ 、Ｓｎとが併用されることによって複数の
発熱素子のなかの１素子が選択される。例えば、かかる
サーマルヘッドを駆動する際、まず、スイッチング回路
Ｓｍの接点をａ側に接続し、第１のＩＣデバイス２０内
のスイッチング回路Ｓを順次オンすることによりＡブロ
ックの発熱素子を順次駆動し、次にスイッチング回路３
ｎの接点をｂ側に接続し、第２のＩＣデバイス３０内の
スイッチング回路Ｓを順次オンすることによりＢブロッ
クの発熱素子を順次駆動し、以下同様にしてＣブロック
、Ｄブロックの発熱素子を順次駆動する。このように、
Ａ−＋８−＋Ｃ→Ｄブロックの順に順次駆動すべき各発
熱素子を、個別電極側において１ブロツクおきに共通接
続することによって２つのグループに分け、これら２つ
のグループの各発熱素子を各別のＩＣデバイスで駆動す
るようにしたのは、ブロックの切替え駆動の際同−ＩＣ
デバイスが２回連続して駆動されるのを防ぐ為である。
特に、イメージセンサにおいては光で励起された信号電
荷を蓄積する蓄積時間を考慮する必要があり、このため
同−ＩＣデバイスを連続して駆動していたのでは高速駆
動の妨げとなる。なお、同第３図中、１０は電源、１１
は負荷抵抗である。
荷を蓄積する蓄積時間を考慮する必要があり、このため
同−ＩＣデバイスを連続して駆動していたのでは高速駆
動の妨げとなる。なお、同第３図中、１０は電源、１１
は負荷抵抗である。
ところで、第５図に示す構成において、発熱素子ｒの個
数を１０２４個とし、これら１０２４個の発熱素子を１
２８ビツトのＩＣデバイス４個で構成される５１２ビツ
トのスイッチング回路Ｓに８本／ｍｍの配線密度で２層
配線した場合、従来は、第６図に示すようなＩＣ配線接
続を行なっていた。
数を１０２４個とし、これら１０２４個の発熱素子を１
２８ビツトのＩＣデバイス４個で構成される５１２ビツ
トのスイッチング回路Ｓに８本／ｍｍの配線密度で２層
配線した場合、従来は、第６図に示すようなＩＣ配線接
続を行なっていた。
すなわち、この第６図に示す従来構成においては、Ａブ
ロック、Ｃブロックの各発熱素子を図示の如くコンタク
トホールで共通接続して夫々１２８ビツトの２個のＩＣ
デバイス２１．２２に接続するとともに、Ｂブロック、
Ｃブロックの各発熱素子を図示の如くコンタクトホール
で共通接続して２個のＩＣデバイス３１．３２に接続し
ているが、該ＩＣデバイスに入力する所要信号の配線引
き廻しや電源接続の便宜性のために全てのＩＣデバイス
２１．２２．３１および３２を基板上の片側部分に片寄
ら゛ぜて配置し、かつこれら導体配線部の２層化が効率
良く行なわれていないために、これら導体配線部の配線
幅りが大きくなり（この場合６４ （＝５１２／８）
ｍｍ＞ 、装置の小形化、薄幅化を図る上で支障をきた
していた。
ロック、Ｃブロックの各発熱素子を図示の如くコンタク
トホールで共通接続して夫々１２８ビツトの２個のＩＣ
デバイス２１．２２に接続するとともに、Ｂブロック、
Ｃブロックの各発熱素子を図示の如くコンタクトホール
で共通接続して２個のＩＣデバイス３１．３２に接続し
ているが、該ＩＣデバイスに入力する所要信号の配線引
き廻しや電源接続の便宜性のために全てのＩＣデバイス
２１．２２．３１および３２を基板上の片側部分に片寄
ら゛ぜて配置し、かつこれら導体配線部の２層化が効率
良く行なわれていないために、これら導体配線部の配線
幅りが大きくなり（この場合６４ （＝５１２／８）
ｍｍ＞ 、装置の小形化、薄幅化を図る上で支障をきた
していた。
［発明が解決しようとする問題点］
この発明は上記実情に鑑みてなされたもので、配列され
た複数の変換素子と該変換素子を駆動する駆動デバイス
との間を接続する導体配線部の幅を小さくして装置の小
型化および薄幅化を可能とする電極パターンの配線方法
を提供しようとするものである。
た複数の変換素子と該変換素子を駆動する駆動デバイス
との間を接続する導体配線部の幅を小さくして装置の小
型化および薄幅化を可能とする電極パターンの配線方法
を提供しようとするものである。
［問題点を解決するための手段および作用］そこでこの
発明では、上記導体配線部の多層化を積極的に行なうこ
とによって上記目的を達成する。
発明では、上記導体配線部の多層化を積極的に行なうこ
とによって上記目的を達成する。
すなわち、この発明では複数のブロックに分割された複
数の素子と、これら複数の素子を駆動する第１および第
２の駆動デバイスとを搭載し、前記ブロック分割された
複数の素子のなかの奇数ブロックの各素子を前記複数の
素子の配列方向に直角な方向に述びる第１の部分と前記
複数の素子の配列方向に述びる第２の部分とから成る配
線パターンを介して前記第１の駆動デバイスに接続する
とともに、前記ブロック分割された複数の素子のなかの
偶数ブロックの各素子を前記複数の素子の配列方向に直
角な方向に述びる第３の部分と前記複数の素子の配列方
向に述びる第４の部分とから成る配線パターンを介して
前記第２の駆動デバイスに接続し、かつ前記第１および
第２の駆動デバイスを交互に駆動することにより前記複
数の素子をブロック毎に順次駆動するようにした電子デ
バイスにおいて、前記第２の部分と第４の部分との配線
パターンのうち重畳する部分に関しては夫々異なる層の
配線パターンとなるように多層化して形成するようにす
る。
数の素子と、これら複数の素子を駆動する第１および第
２の駆動デバイスとを搭載し、前記ブロック分割された
複数の素子のなかの奇数ブロックの各素子を前記複数の
素子の配列方向に直角な方向に述びる第１の部分と前記
複数の素子の配列方向に述びる第２の部分とから成る配
線パターンを介して前記第１の駆動デバイスに接続する
とともに、前記ブロック分割された複数の素子のなかの
偶数ブロックの各素子を前記複数の素子の配列方向に直
角な方向に述びる第３の部分と前記複数の素子の配列方
向に述びる第４の部分とから成る配線パターンを介して
前記第２の駆動デバイスに接続し、かつ前記第１および
第２の駆動デバイスを交互に駆動することにより前記複
数の素子をブロック毎に順次駆動するようにした電子デ
バイスにおいて、前記第２の部分と第４の部分との配線
パターンのうち重畳する部分に関しては夫々異なる層の
配線パターンとなるように多層化して形成するようにす
る。
し実施例］
第１図にこの発明の一実施例を示す。なお、この実施例
において、先の第４図および第５図に示した従来装置と
同一機能を果すものについては同一符号を付すようにし
た。
において、先の第４図および第５図に示した従来装置と
同一機能を果すものについては同一符号を付すようにし
た。
この実施例では、サーマルヘッドの複数個の発熱素子を
Ａ、Ｂ’、Ｃ，Ｄのブロックに分割し、第１のＩＣデバ
イス２０によってＡブロックおよびＣブロックの発熱素
子を駆動し、第２のＩＣデバイス３０によってＣブロッ
クおよびＣブロックの発熱素子を駆動するようにした。
Ａ、Ｂ’、Ｃ，Ｄのブロックに分割し、第１のＩＣデバ
イス２０によってＡブロックおよびＣブロックの発熱素
子を駆動し、第２のＩＣデバイス３０によってＣブロッ
クおよびＣブロックの発熱素子を駆動するようにした。
そしてこれら発熱素子を駆動するための第１および第２
のＩＣデバイス２０および３０は夫々図示の如く、発熱
素子の配列方向に沿って両側に分散して配置するように
した。
のＩＣデバイス２０および３０は夫々図示の如く、発熱
素子の配列方向に沿って両側に分散して配置するように
した。
また、これら４ブロツクの発熱素子および第１、第２の
ＩＣデバイス２０．３０間の導体配線に関しては、Ａブ
ロックの発熱素子の前部領域においてコンタクトホール
を形成し、該形成したコンタクトホールによって第２層
にパターン形成したＡブロックの導体配線と第１層にパ
ターン形成したＣブロックの導体配線とを接続するとと
もに、Ｃブロックの発熱素子の前部領域においては同様
のコンタクトホールを形成し、このコンタクトホールに
よって第１層にパターン形成したＣブロックの導体配線
と第２層にパターン形成したＣブロックの導体配線とを
接続するようにした。ざらに、ＣブロックおよびＣブロ
ックの発熱素子の前部領域においては、図示の如く第２
層にＣブロックの導体配線を、第１層にＣブロックの導
体配線を効率良くパターン形成づ′るようにした。
ＩＣデバイス２０．３０間の導体配線に関しては、Ａブ
ロックの発熱素子の前部領域においてコンタクトホール
を形成し、該形成したコンタクトホールによって第２層
にパターン形成したＡブロックの導体配線と第１層にパ
ターン形成したＣブロックの導体配線とを接続するとと
もに、Ｃブロックの発熱素子の前部領域においては同様
のコンタクトホールを形成し、このコンタクトホールに
よって第１層にパターン形成したＣブロックの導体配線
と第２層にパターン形成したＣブロックの導体配線とを
接続するようにした。ざらに、ＣブロックおよびＣブロ
ックの発熱素子の前部領域においては、図示の如く第２
層にＣブロックの導体配線を、第１層にＣブロックの導
体配線を効率良くパターン形成づ′るようにした。
かかる本実施例の構成によれば、発熱素子の個数を１０
２４個とし、これら１０２４個の発熱素子を１２８ビツ
トの４個のＩＣデバイス２１．２２．３１および３２に
８本／ｍｍの配線密度で２層配線した場合、導体配線部
の配線幅長りを従来装置の１／２ （３２（＝２５６／
８）ｍｍ）にすることができる。
２４個とし、これら１０２４個の発熱素子を１２８ビツ
トの４個のＩＣデバイス２１．２２．３１および３２に
８本／ｍｍの配線密度で２層配線した場合、導体配線部
の配線幅長りを従来装置の１／２ （３２（＝２５６／
８）ｍｍ）にすることができる。
第２図にこの発明の他の実施例を示ず。
この実施例では、発熱素子をＡ、Ｂ、Ｃ，Ｄ。
ＥおよびＦの６つのブロックに分割し、これら６ブロツ
クに分割された発熱素子と第１および第２のＩＣデバイ
ス２０および３０との間を３層化した配線パターンで接
続するようにした。第３図は、この第２の実施例装置の
等価回路構成を示すものであるが、同構成においては、
第１のＩＣデバイス２０内のスイッチング回路ＳでＡ、
ＣおよびＥブロックの発熱素子の個別選択を行ない、第
２のＩＣデバイス３０内のスイッチング回路ＳでＢ、Ｄ
およびＦブロックの発熱素子の個別選択を行なうととも
に、各発熱素子の共通電極側に接続されたゲート４０乃
至４５の順次駆動によりブロック選択を行なうようにし
ている。すなわち、この実施例では、第２図に示す如く
、Ａブロックの導体配線を第３層に、Ｃブロックの導体
配線を第２層にＥブロックの導体配線を第１層にし、こ
れら導体配線をコンタクトホールで導通させて基板上の
片側に（図面上左側）に配置した第１のＩＣデバイス２
０に接続するとともに、Ｂブロックの導体配線を第３層
に、Ｄブロックの導体配線を第２層にＦブロックの導体
配線を第１層にし、これβ導体配線をコンタクトホール
で導通させて基板上の伯側（図面上右側）に配置した第
２のＩＣデバイス３０に接続するようにしている。この
実施例では、ブロックの分割数を６ブロツクとしたにも
かかわらず、導体配線部の幅［を先の第１図に示した実
施例と同じ長さにすることができる。
クに分割された発熱素子と第１および第２のＩＣデバイ
ス２０および３０との間を３層化した配線パターンで接
続するようにした。第３図は、この第２の実施例装置の
等価回路構成を示すものであるが、同構成においては、
第１のＩＣデバイス２０内のスイッチング回路ＳでＡ、
ＣおよびＥブロックの発熱素子の個別選択を行ない、第
２のＩＣデバイス３０内のスイッチング回路ＳでＢ、Ｄ
およびＦブロックの発熱素子の個別選択を行なうととも
に、各発熱素子の共通電極側に接続されたゲート４０乃
至４５の順次駆動によりブロック選択を行なうようにし
ている。すなわち、この実施例では、第２図に示す如く
、Ａブロックの導体配線を第３層に、Ｃブロックの導体
配線を第２層にＥブロックの導体配線を第１層にし、こ
れら導体配線をコンタクトホールで導通させて基板上の
片側に（図面上左側）に配置した第１のＩＣデバイス２
０に接続するとともに、Ｂブロックの導体配線を第３層
に、Ｄブロックの導体配線を第２層にＦブロックの導体
配線を第１層にし、これβ導体配線をコンタクトホール
で導通させて基板上の伯側（図面上右側）に配置した第
２のＩＣデバイス３０に接続するようにしている。この
実施例では、ブロックの分割数を６ブロツクとしたにも
かかわらず、導体配線部の幅［を先の第１図に示した実
施例と同じ長さにすることができる。
第４図は、第３図に示した回路構成の他の導体配線例を
示すも、のであり、この第４図に示した配線態様によっ
ても第２図に示した実施例と同様、導体配線部の幅Ｌ＠
：短くすることができる。
示すも、のであり、この第４図に示した配線態様によっ
ても第２図に示した実施例と同様、導体配線部の幅Ｌ＠
：短くすることができる。
なお、上述した実施例では４ブロツクおよび６ブロツク
の分割駆動の場合について例示したが、本発明は勿論他
の任意数のブロック分割駆動について適用可能である。
の分割駆動の場合について例示したが、本発明は勿論他
の任意数のブロック分割駆動について適用可能である。
例えば４ブロツク以上の８ブロツク、１２ブロツク・・
・・・・の分割駆動の場合は、第１図に示した発熱素子
、導体配線部およびＩＣデバイスから成る構成を基本単
位コンポーネントとし、この基本単位コンポーネントを
発熱素子の配列方向に沿って複数個並設するようにすれ
ばよい。また、６ブロツク、１０ブロツク等の分割駆動
の場合は、前述の１つの基本コンポーネントにおいて不
要なＩＣデバイス、導体配線部を適宜に削除し、該不要
部が削除された基本コンポーネントを他の完全な形の基
本コンポーネントに並設するようにすればよい。
・・・・の分割駆動の場合は、第１図に示した発熱素子
、導体配線部およびＩＣデバイスから成る構成を基本単
位コンポーネントとし、この基本単位コンポーネントを
発熱素子の配列方向に沿って複数個並設するようにすれ
ばよい。また、６ブロツク、１０ブロツク等の分割駆動
の場合は、前述の１つの基本コンポーネントにおいて不
要なＩＣデバイス、導体配線部を適宜に削除し、該不要
部が削除された基本コンポーネントを他の完全な形の基
本コンポーネントに並設するようにすればよい。
また、１ブロツク内の発熱素子数、配線密度、ＩＣデバ
イスのビット数などは勿論任意であり、回路構成に応じ
て夫々適当なるものを採用するようにすればよい。
イスのビット数などは勿論任意であり、回路構成に応じ
て夫々適当なるものを採用するようにすればよい。
ざらに、上記実施例では２層および３層配線に限って説
明したが、本発明は勿論４層以上の多層配線にも適用可
能であり、より多層化が進むに伴い導体配線部の幅長を
ざらに短くすることができる。
明したが、本発明は勿論４層以上の多層配線にも適用可
能であり、より多層化が進むに伴い導体配線部の幅長を
ざらに短くすることができる。
また、ＩＣデバイス２０．３０は必ずしも基板の両側に
分散して配置する必要はなく多層化技術を用いて基板上
の異なる層の同じ位置に形成するようにしてもよい。
分散して配置する必要はなく多層化技術を用いて基板上
の異なる層の同じ位置に形成するようにしてもよい。
ところで、上記実施例では本発明をサーマルヘッドに適
用した場合について示したが本発明の方法は勿論他のイ
メージセンサ、ＬＥＤディスプレイ、液晶デバイス、プ
リントスタイラス等の電子デバイスに対して適用可能で
ある。
用した場合について示したが本発明の方法は勿論他のイ
メージセンサ、ＬＥＤディスプレイ、液晶デバイス、プ
リントスタイラス等の電子デバイスに対して適用可能で
ある。
［発明の効果］
以上説明したように、この発明にかかる電極パターンの
配線方法によれば、プリント配線基板上に搭載した複数
の変換素子および駆動デバイス間を効率良く多層配線接
続するようにしたために、プリント配線基板の変換素子
配列方向に垂直な方向の幅を短くすることがで、装置の
小型化および薄幅化を図ることができる。
配線方法によれば、プリント配線基板上に搭載した複数
の変換素子および駆動デバイス間を効率良く多層配線接
続するようにしたために、プリント配線基板の変換素子
配列方向に垂直な方向の幅を短くすることがで、装置の
小型化および薄幅化を図ることができる。
第１図はこの発明の一実施例を示す概略平面図、第２図
はこの発明の他の実施例を示す概略平面図、第３図は第
２図に示した実施例の等価回路図、第４図は第３図に示
した等価回路に基づく他の実施例を示す概略平面図、第
５図は４ブロツク分割方式を用いたサーマルヘッドの一
般的な回路構成図、第６図は第５図に示した回路構成に
基づ〈従来の配線例を示す概略平面図である。 ｒ・・・発熱素子、ｅ・・・整流ダイオード、１・・・
共通電極、１０・・・電源、１１・・・負荷抵抗、２０
．３０・・・ＩＣデバイス。
はこの発明の他の実施例を示す概略平面図、第３図は第
２図に示した実施例の等価回路図、第４図は第３図に示
した等価回路に基づく他の実施例を示す概略平面図、第
５図は４ブロツク分割方式を用いたサーマルヘッドの一
般的な回路構成図、第６図は第５図に示した回路構成に
基づ〈従来の配線例を示す概略平面図である。 ｒ・・・発熱素子、ｅ・・・整流ダイオード、１・・・
共通電極、１０・・・電源、１１・・・負荷抵抗、２０
．３０・・・ＩＣデバイス。
Claims (1)
- 【特許請求の範囲】 複数のブロックに分割された複数の素子と、これら複
数の素子を駆動する第１および第２の駆動デバイスとを
搭載し、前記ブロック分割された複数の素子のなかの奇
数ブロックの各素子を前記複数の素子の配列方向に直角
な方向に述びる第１の部分と前記複数の素子の配列方向
に述びる第２の部分とから成る配線パターンを介して前
記第１の駆動デバイスに接続するとともに、前記ブロッ
ク分割された複数の素子のなかの偶数ブロックの各素子
を前記複数の素子の配列方向に直角な方向に述びる第３
の部分と前記複数の素子の配列方向に述びる第４の部分
とから成る配線パターンを介して前記第２の駆動デバイ
スに接続し、かつ前記第１および第２の駆動デバイスを
交互に駆動することにより前記複数の素子をブロック毎
に順次駆動するようにした電子デバイスにおいて、 前記第２の部分と第４の部分との配線パターンのうち重
畳する部分に関しては夫々異なる層の配線パターンとな
るように多層化して形成したことを特徴とする電極パタ
ーンの配線方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60156711A JPS6218094A (ja) | 1985-07-16 | 1985-07-16 | 電極パタ−ンの配線方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60156711A JPS6218094A (ja) | 1985-07-16 | 1985-07-16 | 電極パタ−ンの配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218094A true JPS6218094A (ja) | 1987-01-27 |
Family
ID=15633663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60156711A Pending JPS6218094A (ja) | 1985-07-16 | 1985-07-16 | 電極パタ−ンの配線方法 |
Country Status (2)
| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (6)
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| JPS59227471A (ja) * | 1983-06-09 | 1984-12-20 | Matsushita Electric Ind Co Ltd | 感熱記録用ヘツド |
-
1985
- 1985-07-16 JP JP60156711A patent/JPS6218094A/ja active Pending
-
1986
- 1986-07-11 US US06/884,805 patent/US4767936A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02194974A (ja) * | 1989-01-23 | 1990-08-01 | Matsushita Electric Ind Co Ltd | 感熱記録ヘッド |
Also Published As
| Publication number | Publication date |
|---|---|
| US4767936A (en) | 1988-08-30 |
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