JPS62183166A - 読み出し専用半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はコンタクトの有無で情報を書込むようにした、
所謂コンタクト方式の読み出し専用半導体装置に関する
。

（従来の技術） 読み出し専用半導体記憶１ｊｌ　（Ｒｅａｄ　ｏｎｌｙ
Ｍ　ｅｌｏｒｙ；以下ＲＯＭと略す）は一般にウェハー
製造工程の途中でマスクを用いて情報が書込まれるため
、マスクＲＯＭと呼ばれている。マスクＲＯＭの情報書
込みに広く採用されている方式には、コンタクト方式の
外、トランジスタの有無により情報書込みを行なうＳＤ
Ｇ方式、トランジスタの閾値電圧を書込み情報に応じて
異ならせる方式がある。しかし、コンタクト方式では回
路設計が容易であり、しかも情報の−込み工程が全工程
の後半にあるため生産対応上の効果が大きいことから、
特に高速動作に適したＮＯＲ回路型のＲＯＭではコンタ
クト方式が多く作用されている。

第２図は、上記コンタクト方式を採用した従来のＲＯＭ
におけるメモリセルの構成を示す等価回路図である。図
中１は個々のメモリーセルを構成するＭＯＳトランジス
タで、縦方向および横方向に複数のメモリーセルがマト
リックス状に配列されている。各行のメモリーセルにつ
いては、夫々のゲート電極が共通のワードＩＲ２に接続
され、夫々のソース領域が共通の電源配線４に接続され
ている。また、各列のメモリーセルについては共通のデ
ータ線３が設けられている。そして、任意に選択したメ
モリーセルのドレイン領域に対し、コンタクトホール５
を介してデータ１１３を接続することにより、情報が１
込みまれでいる。即ち、ワード線２およびデータ線３で
選択されたメモリーセルにコンタクトホール５が存在す
ればデータ線に出力“１″が読み出され、コンタクトホ
ールの存在しないメモリーセルが選択されれば出力“０
″が読み出される。

第３図は、コンタクトホール方式のＲＯＭに用いられて
いるメモリーセルトランジスタの一例（特願昭５８−７
５０２６号）を示す断面図である。同図において、１０
はＰ型シリコン基板である。該基板表面には選択的にフ
ィールド酸化１１１１１が形成されている。該フィール
ド酸化１１１１で囲まれた素子領域には、Ｎ＋型のソー
ス領域１２およびドレイン領域１３が形成されている。

また、両者間のチャンネル領域上にはゲート酸化１１１
４を介して多結晶シリコン層からなるゲート電極１５が
形成されている。このゲート電極および素子領域表面上
には、第一の層間絶縁膜として熱酸化膜１６゜ＣＶＤ−
８１０２膜１７が形成されており、この第一の層間絶縁
膜には前記ドレイン領域１３の一部を露出するコンタク
トホールが開孔されている。

そして、該コンタクトホールを介してドレイン領域１３
にオーミックコンタクトし、且つ第一の層間絶縁膜を介
して前記ゲート電極１５の上にまで延在した多結晶シリ
コンパターン１８が形成されている。該多結晶シリコン
パターン１８は更に第二のｍ間絶縁膜としてのＣＶＤＩ
Ｉ化膜１９で覆われ、このＣＶＤＩ化躾１９には前記多
結晶シリコンパターン１８に達する広いコンタクトホー
ルが開孔されている。そして、第二の層間絶縁膜１９上
には、前記広いコンタクトホールを介して多結晶シリコ
ンパターン１８にオーミックコンタクトしたアルミニウ
ム配線層２０が形成されている。

該アルミニウム配線層は、第２図中のデータ線３に対応
している。

上記従来のＲＯＭメモリーセルの場合、第２図における
コンタクト５は多結晶シリコンパターン１８を介して行
なわれているのが特徴で、データ線５（アルミニウム配
線層２０）を直接ドレイン領域に１３にコンタクトさせ
る場合に比較して、次のような効果が得られている。

即ち、アルミニウムとシリコンとでは仕事関数が異なる
ため、両者間の接触抵抗を充分に小さくするためζは充
分に大きい接触面積を必要とする。

前記直接コンタクト構造でこの要件を満足させようとす
れば、ドレイン領域１３の面積を拡大せざるを得ず、高
集積化を妨げることになる。これに対して上記コンタク
ト構造では、仕事関数の異なるアルミニウム配線層２０
と多結晶シリコンパターン１８との間のコンタクトを、
ゲート電極上にまで広げて形成することができる。従っ
て、メモリーセル面積を拡大することなく広いコンタク
ト面積を得ることができ、セルサイズの縮小および高密
度化が実現されている。

（発明が解決しようとする問題点） ところが、上記従来のコンタクト構造には次のような問
題があった。

即ち、コンタクトホールの開孔のＰＥＰ工程で許容され
るマスク合せ余裕、エツチング工程でのパターン変換差
等のマージンが小さいため、一部が多結晶シリコンパタ
ーン１８からはみ出した状態でコンタクトホール開孔の
ためのエツチングが行なわれることがある。こうなると
、はみ出した領域ではＣｖＤ酸化ｌｌ１１９だけでなく
、同じ５ｉ０２からなる第一の眉間絶縁１１７．１６ま
でエツチングされてしまう。その結果、第４図に示した
ようにアルミニウム配線１１２０とゲート電極１５とが
短絡してしまい、製造歩留が低下する原因となる。

そこで、本発明は上記ＲＯＭメモリーセルにおける従来
の基本的コンタクト構造を具備し、且つ製造歩留を顕著
に向上できる読み出し専用半導体記憶装置を提供しよう
とするものである。

「発明の構成］ （問題点を解決するための手段） 上記の問題を解決するために、本発明では第一の層間絶
縁膜の表面に、これとはエツチング選択比の異なる絶縁
膜をエツチング保護膜として介在させることとした。

即ち、本発明による読み出し専用半導体記憶装置は、第
一導電型の半導体基体内に互いに離間して形成された第
二導電型の一対の半導体領域と、該一対の半導体領域を
跨いで前記基体表面に形成された絶縁ゲート電極と、前
記一対の半導体領域の一方の表面に接続されると共に、
一部は第一の層間絶縁膜を介して前記絶縁ゲート電極上
方まで延在して形成された第一導電型の不純物を含有す
る多結晶シリコンパターンと、該多結晶シリコン層を覆
う第二の層間絶縁膜と、該第二の層間絶縁膜上に形成さ
れると共に、書込み情報に応じ前記第二の層間絶縁膜に
開孔されたコンタクトホールを介して前記多結晶シリコ
ンパターンに選択的に接続される配線層とを具備し、且
つ前記絶縁ゲートＮ極周囲の前記第一のＨＭ絶縁膜表面
には該第一の層間絶縁膜に対するエツチング保護膜を形
成したことを特徴とするものである。

第一および第二の層間絶縁膜としてシリコン酸化膜を用
いる場合、前記エツチング保護膜としてはシリコン窒化
膜を用いることができる。

（作用） 上記構成からなるＲＯＭでは、情報書込みのために第二
の眉間絶縁膜にコンタクトホールを開孔するに際し、マ
スク合せズレのために多結晶シリコンパターン上から一
部はみ出してコンタクトホールが形成されたとしても、
はみ出し部分でのエツチングは前記エツチング保護膜で
阻止される。

従って、前記第一の層間絶縁膜に予期せぬ開孔が形成さ
れる自体が防止され、第二の層間絶縁膜上に形成される
配線が絶縁ゲート電極と短絡するような不良を防止して
歩留を向上できる。

（実施例） 第１図は本発明の一実施例におけるメモリーセル部分を
示す断面図である。同図において、第３図と同じ部分に
は同一の参照番号を付しである。

即ち、１０はＰ型シリコン基板、１１はフィールド酸化
膜、１２はＮ４″型ソース領域、１３はＮ＋型トドレイ
ン領域１４はゲート酸化膜、１５は多結晶シリコンから
なるゲート電極、１６．１７は第一の層間絶ａｌｌ（Ｓ
ｉＯ２）、１８は多結晶シリコンパターン、１９は第二
の層間絶縁膜、２０はアルミニウム配線層（データ線）
である。これらについては、第３図の従来例と全く同じ
であるから説明は省略する。

上記構成に加えて、この実施例では第一の層間絶縁１１
１７の表面および多結晶シリコンパターン１８の周縁部
表面を覆うシリコン窒化膜２１が形成されている。該シ
リコン窒化膜はＣＶＤ法により堆積し、所定のパターン
ニングを行なって形成したものである。

上記構成からなるコンタクトＲＯＭでは、情報書込みの
ためのコンタクトホールを開孔するためのＰＥＰで図示
のようにマスク合せにズレを生じたとしても、多結晶シ
リコンパターンからはみ出した部分でのエツチングは第
一の層間絶縁膜１６゜１７までは進行しない。即ち、５
ｉｓＮ４と５ｉＯｚとではエツチング速度が異なり、選
択比が大きいから、第二の眉間絶縁１１１９のエツチン
グはシリコン窒化膜２１で阻止される。従って、第４図
で説明したようなアルミニウム配線層２゜とゲート電極
１５との間の短絡を防止でき、製造歩留を向上すること
ができる。

上記実施例になるコンタクトＲＯＭの製造方法について
、その製造工程を追って説明すれば次の通りである。

まず、比抵抗が１〜５０Ω・ｃＩｌのＰ型シリコン基板
１０を用い、そのフィールド領域となる部分に対し、例
えばイオン注入法により基板と同導電型のＰ型不純物を
選択的に導入する。次いで選択酸化を行ない、フィール
ドｍ域に膜厚約６０００人のフィールド酸化膜１１を形
成して素子分離を施す。

続いてドライ酸化、若しくは塩酸酸化を行ない、素子領
域表面に膜厚５００人程１のゲート酸化膜１４を形成し
た後、気相成長法により、ゲート電極１５を形成するた
めの第一層多結晶シリコン層を全面に堆積する。この第
一層多結晶シリコン層には、Ｐ型またはＮ型の不純物を
導入して低抵抗化しておく。また、ここまでの工程で、
フィールド酸化１１１１の下には反転防止層２２が形成
される。

次に、ＰＥＰにより前記第一層多結晶シリコン層をパタ
ーンニングしてゲート電極（ワード線）１５を形成する
。続いて、該ゲート電極およびフィールド酸化膜１１を
マスクとして砒素を選択的にドープし、Ｎ＋型のソース
領域１２．ドレイン領域１３を自己整合で形成する。そ
の時の条件は、熱拡散による場合には表面濃度が　１０
２０〜１０ｚ１　／ｄとなるように設定し、またイオン
注入による場合にはドーズ量１．５　Ｘｌ　０ｆ　！１
／ｍ程度とする。更に、１ｏｏｏ’ｃ程度の温度でのド
ライ酸化により素子領域全面にシリコン酸化膜１６を形
成した後、ＣＶＤ法により膜厚２０００〜３０００人程
度の低温酸化ｌｌ１１７を積層して第一の層間絶縁膜を
形成する。

次に、ＰＥＰにより上記第一の層間絶縁膜を選択的に除
去し、ドレイン領域１３の一部を露出させた後、多結晶
シリコンパターン１８を形成するための第二層多結晶シ
リコン層（膜厚３０００人程度１を全面に堆積する。こ
の第二層多結晶シリコン層には気相成長の際に同時に、
またはその後にイオン注入により燐または砒素等のＮ！
！！不純物をドープしておく。続いて、この第二層多結
晶シリコン層をパターンニングすることにより、ドレイ
ン領域１３にベリードコンタクトした所定形状の多結晶
シリコンパターン１８を形成する。

次に、ＣＶＤ法によりシリコン窒化１！１２１を全面に
堆積した後、所定のパターンニングを施すことにより、
多結晶シリコンパターン１８の周縁部以外の表面を覆っ
ているシリコン窒化膜を除去する。これにより、多結晶
シリコンパターン１８表面のうち、アルミニウム配線層
２０とオーミックコンタクトするための必要な面積が露
出される。

次に第二の層間絶縁膜として、ＣＶＤ法により全面に膜
厚１０　、０００人程人程低ｙＡＩ！化膜１９を形成し
、続いてＰＥＰによりこの第二の層間絶縁膜１９にコン
タクトホールを開孔する。更に、真空蒸着法により全面
にアルミニウム膜を被着した後、これをパターンニング
してデータ１１２０を形成して第１図の状態を得る。そ
の後、図示しないパッシベーション保護膜を全面に被着
形成して装置を完成する。

なお、上記の例ではエツチング保！１１１１としてのシ
リコン窒化１１１２１を多結晶シリコンパターン１８を
形成した後に行なったが、この第二層多結晶シリコン層
の堆積前にシリコン窒化膜の堆積およびパターンニング
を行なってもよい。この場合、上記の実施例と異なり、
シリコン窒化膜２１は多結晶シリコンパターン１８の下
に介在することになる。

［発明の効果］ 以上詳述したように、本発明による読み出し専用半導体
記憶装置によれば、情報書込みのための充分なコンタク
ト面積を確保し且つ素子面積を縮小できると同時に、製
造歩留を大幅に向上できる等、顕著な効果が得られるも
のである。

【図面の簡単な説明】

第１図は本発明の一実施例になるＲＯＭのメモリーセル
部分を示す断面図、第２図はコンタクト方式ＲＯＭにお
けるメモリーセルの回路構成を示す図、第３図は従来の
ＲＯＭにおけるメモリーセルを示す断面図であり、第４
図はその問題点を示す断面図である。 １・・・メモリーセル、２・・・ワード線、３・・・デ
ータ線、４・・・電源ライン、５・・・コンタクト、１
０・・・Ｐ型シリコン基板、１１・・・フィールド酸化
膜、１２・・・ソース領域、１３・・・ドレイン領域、
１４・・・ゲート酸化膜、１５・・・ゲート電極、１６
．１７・・・第一の層間絶縁膜、１８・・・多結晶シリ
コンパターン、１９・・・第二の層間絶縁膜、２０・・
・アルミニウム配線層、２１・・・シリコン窒化膜 出願人代理人　弁理士　鈴江武彦 第　１　図 第２　図

Claims (1)

【特許請求の範囲】
1. 　第一導電型の半導体基体内に互いに離間して形成され
   た第二導電型の一対の半導体領域と、該一対の半導体領
   域を跨いで前記基体表面に形成された絶縁ゲート電極と
   、前記一対の半導体領域の一方の表面に接続されると共
   に、一部は第一の層間絶縁膜を介して前記絶縁ゲート電
   極上方まで延在して形成された第一導電型の不純物を含
   有する多結晶シリコンパターンと、該多結晶シリコン層
   を覆う第二の層間絶縁膜と、該第二の層間絶縁膜上に形
   成されると共に、書込み情報に応じ前記第二の層間絶縁
   膜に開孔されたコンタクトホールを介して前記多結晶シ
   リコンパターンに選択的に接続される配線層とを具備し
   、且つ前記絶縁ゲート電極周囲の前記第一の層間絶縁膜
   表面には該第一の層間絶縁膜に対するエッチング保護膜
   を形成したことを特徴とする読み出し専用半導体記憶装
   置。