JPS62189751A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62189751A JPS62189751A JP61032313A JP3231386A JPS62189751A JP S62189751 A JPS62189751 A JP S62189751A JP 61032313 A JP61032313 A JP 61032313A JP 3231386 A JP3231386 A JP 3231386A JP S62189751 A JPS62189751 A JP S62189751A
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- Japan
- Prior art keywords
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- gate electrode
- threshold voltage
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- semiconductor device
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、具体的にはＧ
ａ Ａ ｓとＡｔ！Ｇａ１−ｘＡｓとのへテロ接合が
存在するような基板を用いた電界効果トランジスタの製
造方法に関するものである。
ａ Ａ ｓとＡｔ！Ｇａ１−ｘＡｓとのへテロ接合が
存在するような基板を用いた電界効果トランジスタの製
造方法に関するものである。
従来の技術
ＡｔｘＧａｌ、、、ｘＡＩＩとＧ ａ Ａ ｓのへテロ
接合を用いた電界効要トランジスタＩＩ′ｉ付々あＡが
一什喪的浄龜のとして、Ｇ ａ Ａ ｓとＡｔｘＧａ４
．、、ｘＡｓのシングルへテロ接合において、Ａ Ｚ
、Ｇ ａ １−、、Ｉｈ ｓ層のみにＮ形不純物をドー
プした時に、ヘテロ接合界面にたまる高易動度の電子の
濃度をゲート電圧で制御する高電子移動度トランジスタ
（）１ＥＭ？）がよく知られている。第３図にこの素子
の構造断面図を示す。ｆ４ｓ図において、１は半絶縁性
Ｇ ａ Ａ ｔｔ基板、６はノンドープＧ ａ Ａ ｓ
層、７はノンドープＡｔ！Ｇａ１．ｒＡｓスペーサ層、
２はＮ形Ａ Ｚ！Ｇａ 、−、Ａｔｇ層、８ａ、ｓｂは
ソース、ドレイン電極、１１はゲート電極、１０は２次
元電子ガスである。このトランジスタにおいて、素子特
性の１つであるし、きｂ値電圧は、ゲート電極１１下の
Ｎ形ん〜Ｇａ １ 、、、ｘＡｓＡｓＯ２厚ｄにより決
定されるので、所望のしきい値電圧を得るためには、こ
の膜厚を厳密に制御する必要が生じる。従来、ゲート電
極下のＡ４Ｇａ１−、Ａｓ層の厚みは、表面から、Ｈ２
ＢＯ３゜Ｈ２Ｏ２，Ｈ２Ｏの混合液などを用いてゲート
電極形成領域のＡｔ工Ｇａ１−ｘＡｓ層をエツチングし
て調整され、エツチングによＩ）膜厚ｄを決めた後は、
しきい値電圧の調節はなされていない。
接合を用いた電界効要トランジスタＩＩ′ｉ付々あＡが
一什喪的浄龜のとして、Ｇ ａ Ａ ｓとＡｔｘＧａ４
．、、ｘＡｓのシングルへテロ接合において、Ａ Ｚ
、Ｇ ａ １−、、Ｉｈ ｓ層のみにＮ形不純物をドー
プした時に、ヘテロ接合界面にたまる高易動度の電子の
濃度をゲート電圧で制御する高電子移動度トランジスタ
（）１ＥＭ？）がよく知られている。第３図にこの素子
の構造断面図を示す。ｆ４ｓ図において、１は半絶縁性
Ｇ ａ Ａ ｔｔ基板、６はノンドープＧ ａ Ａ ｓ
層、７はノンドープＡｔ！Ｇａ１．ｒＡｓスペーサ層、
２はＮ形Ａ Ｚ！Ｇａ 、−、Ａｔｇ層、８ａ、ｓｂは
ソース、ドレイン電極、１１はゲート電極、１０は２次
元電子ガスである。このトランジスタにおいて、素子特
性の１つであるし、きｂ値電圧は、ゲート電極１１下の
Ｎ形ん〜Ｇａ １ 、、、ｘＡｓＡｓＯ２厚ｄにより決
定されるので、所望のしきい値電圧を得るためには、こ
の膜厚を厳密に制御する必要が生じる。従来、ゲート電
極下のＡ４Ｇａ１−、Ａｓ層の厚みは、表面から、Ｈ２
ＢＯ３゜Ｈ２Ｏ２，Ｈ２Ｏの混合液などを用いてゲート
電極形成領域のＡｔ工Ｇａ１−ｘＡｓ層をエツチングし
て調整され、エツチングによＩ）膜厚ｄを決めた後は、
しきい値電圧の調節はなされていない。
発明が解決しようとする問題点
ゲート電極下のλｔ、Ｇａ１−ｘＡｓ層の厚みをエツチ
ングにより制御する方法は、エツチング液の温度。
ングにより制御する方法は、エツチング液の温度。
かくはん方法、エツチング後の洗浄方法などにより、エ
ツチング量がばらつくため、再現性および精密性に之し
い。また、しきい値をエツチング量の調整のみで決定す
ることは、しきい値が所望の値からはずれた場合には、
エツチング後の工程において修正することができないの
で、プロセス上の自由度が小さく、素子製造工程の歩留
りの低下につながる。
ツチング量がばらつくため、再現性および精密性に之し
い。また、しきい値をエツチング量の調整のみで決定す
ることは、しきい値が所望の値からはずれた場合には、
エツチング後の工程において修正することができないの
で、プロセス上の自由度が小さく、素子製造工程の歩留
りの低下につながる。
問題点を解決するための手段
本発明は、ゲート電極下のＡｔ８Ｇａ１−！Ａｓ層の厚
さのみを調節することによりしきい値を制御するのでは
なく、ゲート電極材料とＭｘＧａｌ−！Ａ８とを熱処理
によって反応させ、ゲート電極材料をλへＧａ１−エＡ
８層中に埋め込むことによって実効的にゲート電極下の
几〜Ｇａ、−エＡ８層の厚さを変化させる手法を用いる
ものであり、ゲート電極材料としてパラジウム（Ｐｄ）
あるいは、Ｐｄを含む金属膜を用いるものである。
さのみを調節することによりしきい値を制御するのでは
なく、ゲート電極材料とＭｘＧａｌ−！Ａ８とを熱処理
によって反応させ、ゲート電極材料をλへＧａ１−エＡ
８層中に埋め込むことによって実効的にゲート電極下の
几〜Ｇａ、−エＡ８層の厚さを変化させる手法を用いる
ものであり、ゲート電極材料としてパラジウム（Ｐｄ）
あるいは、Ｐｄを含む金属膜を用いるものである。
作 用
ゲート電極材料としてＰｄを用いた場合、Ｐｄは几〜Ｇ
ａ１−！ＡＢと２６０℃以上の温度において反応し、金
属間化合物を形成し、良好なショットキー接合特性を保
ったままλ−〇ａ １ ＋＋、Ａｓ中にＰｄが埋め込ま
れるのでＰｄの埋め込み量を調節することによって電界
効果トランジスタのしきい値電圧を制御することができ
る。従って、大まかなしきい値電圧の調整を、Ｍ！Ｇａ
１−！Ａｓのエツチングで行なった後所望のしきい値電
圧になるように熱処理によってＰｄをん〜Ｇａ１．．ｘ
Ａｓ中へ埋め込むことにより行なうことができるので、
プロセス上の制約を減らすことができ、素子製造歩留シ
の向上につながる。また、λ〜Ｇａ１−エＡ８とＰｄを
反応させることにより、ＡｔｘＧａｌ、、ｘＡ８とゲー
ト金属間の界面準位密度を低下することができ、素子特
性の向上にも効果を発揮する。
ａ１−！ＡＢと２６０℃以上の温度において反応し、金
属間化合物を形成し、良好なショットキー接合特性を保
ったままλ−〇ａ １ ＋＋、Ａｓ中にＰｄが埋め込ま
れるのでＰｄの埋め込み量を調節することによって電界
効果トランジスタのしきい値電圧を制御することができ
る。従って、大まかなしきい値電圧の調整を、Ｍ！Ｇａ
１−！Ａｓのエツチングで行なった後所望のしきい値電
圧になるように熱処理によってＰｄをん〜Ｇａ１．．ｘ
Ａｓ中へ埋め込むことにより行なうことができるので、
プロセス上の制約を減らすことができ、素子製造歩留シ
の向上につながる。また、λ〜Ｇａ１−エＡ８とＰｄを
反応させることにより、ＡｔｘＧａｌ、、ｘＡ８とゲー
ト金属間の界面準位密度を低下することができ、素子特
性の向上にも効果を発揮する。
実施例
実施例１
第１図（、）及び（ロ）により、本発明の第１の実施例
について説明する。第１図において、１は半絶縁性のＧ
ａ Ａ ｓ基板、２は基板上にエピタキシャル成長さ
れたＳｉをドープしたＮ形Ａ／−０，３Ｇａ□、ｙＡ１
層であり、３ａ、３ｄはＡｕＧｅ合金を用いたオーミッ
ク電極、４はＰｄの電極を示しており、これらよりショ
ットキーダイオードが構成されている。
について説明する。第１図において、１は半絶縁性のＧ
ａ Ａ ｓ基板、２は基板上にエピタキシャル成長さ
れたＳｉをドープしたＮ形Ａ／−０，３Ｇａ□、ｙＡ１
層であり、３ａ、３ｄはＡｕＧｅ合金を用いたオーミッ
ク電極、４はＰｄの電極を示しており、これらよりショ
ットキーダイオードが構成されている。
、Ｎ形Ａ Ｚｏ 、３Ｇ ａ ｏ 、７ Ａ ｌ！層中
のＳｔの深さ方向の分布は、第１図（Ｃ）に実線で示す
ように設計されており、破線は、第１図（、）の状態で
容量−電圧測定から求めた、キャリアプロファイルを示
す。第１図理を行なうと、ＰｄがＮ形Ａ Ｚｃ）、 ｓ
Ｇ ａ ｏ 、−ｒ Ａ ｓ’２と反応し、金属間化
合物層が形成され、Ｎ形Ａｌｏ 、３Ｇ ａ ｏ 、ｙ
Ａ ８層２の中にＰｄが埋め込まれる。
のＳｔの深さ方向の分布は、第１図（Ｃ）に実線で示す
ように設計されており、破線は、第１図（、）の状態で
容量−電圧測定から求めた、キャリアプロファイルを示
す。第１図理を行なうと、ＰｄがＮ形Ａ Ｚｃ）、 ｓ
Ｇ ａ ｏ 、−ｒ Ａ ｓ’２と反応し、金属間化
合物層が形成され、Ｎ形Ａｌｏ 、３Ｇ ａ ｏ 、ｙ
Ａ ８層２の中にＰｄが埋め込まれる。
この様子を第１図（ロ）に示す。第１図（ロ）の状態に
おいて容量−電圧測定によりキャリアプロファイルを求
めたのが、第１図（ｃ）の一点鎖線で示されているが、
これかられかるように約５００人の深さにまでＰｄがＮ
形Ａｚ□、３Ｇａ０．７Ａｓ層２中に埋め込まれている
。
おいて容量−電圧測定によりキャリアプロファイルを求
めたのが、第１図（ｃ）の一点鎖線で示されているが、
これかられかるように約５００人の深さにまでＰｄがＮ
形Ａｚ□、３Ｇａ０．７Ａｓ層２中に埋め込まれている
。
実施例２
実施例１で示したようなＰｄとん’０．３”０．７”層
との反応を利用して高電子易動度トランジスタのしきい
値電圧の制御が容易に行なえる。第２図に沿って第２の
実施例について説明する。第２図（、）に従来例（第３
図）で示した高電子易動度トランジスタと同様の素子構
造を示す。第３図と異なる点は１、ゲート電極９がＰｄ
で形成されており、かつ熱処理によって、Ｎ形Ａ１０．
３ＧａＯ，、Ａｓ層２中にＰｄとＡｔ０．、ｐａ ０．
７Ａｓとの金属間化合物層６が形成されていることであ
る。第２図（ａ）に示したトランジスタの製造工程を簡
単に説明すると、まず用いる基板として半絶縁性Ｇ ａ
Ａ ｓウェハ１上に、ノンドープＧ ａ Ａ ｓ層６
が約１μｍの厚さに形成され、さらに、ノンドーグＡｔ
０．、ｐａ ０．７Ａｓスペ一サ層７及び、ＳＬを添加
したＮ形Ａｘ０．Ｇａ０．７Ａｓ層２がエピタキシャル
成長されたものを作鋼する。
との反応を利用して高電子易動度トランジスタのしきい
値電圧の制御が容易に行なえる。第２図に沿って第２の
実施例について説明する。第２図（、）に従来例（第３
図）で示した高電子易動度トランジスタと同様の素子構
造を示す。第３図と異なる点は１、ゲート電極９がＰｄ
で形成されており、かつ熱処理によって、Ｎ形Ａ１０．
３ＧａＯ，、Ａｓ層２中にＰｄとＡｔ０．、ｐａ ０．
７Ａｓとの金属間化合物層６が形成されていることであ
る。第２図（ａ）に示したトランジスタの製造工程を簡
単に説明すると、まず用いる基板として半絶縁性Ｇ ａ
Ａ ｓウェハ１上に、ノンドープＧ ａ Ａ ｓ層６
が約１μｍの厚さに形成され、さらに、ノンドーグＡｔ
０．、ｐａ ０．７Ａｓスペ一サ層７及び、ＳＬを添加
したＮ形Ａｘ０．Ｇａ０．７Ａｓ層２がエピタキシャル
成長されたものを作鋼する。
しかる後、ソース、ドレイン電極８ａ及び１３ｂをＡ
ｕ Ｇ ｅを主成分とする金属によシ形成し、アニール
を行なってオーミック電極とする。次に、ゲート電極形
成領域のＮ形Ａ４）、 ａ”ｏ、 ７”層２を、エツチ
ングにより少し薄くし凹部を形成した後、この領域にＰ
ｄを堆積してゲート電極９を形成する。しかる後、３０
０℃、１０分程度の熱処理をＮ２．Ａｒ、Ｎ２のいずれ
かの雰囲気中で行ない、Ｐｄとん’ｏ、３Ｇ”ｏ、−ｒ
Ａｓとを反応せしめ、Ｐｄをん’０．３Ｇａ０．７”層
中に埋め込むのである。第２図（ｂ）に熱処理を施す前
と後でのトランジスタのドレイン特性をドレイン電流Ｉ
ｄｓの平方根５とゲート電圧ｖ９．の関係で示すが、熱
処理前にしきい値電圧は約−１ｖであったものが、熱処
理後には一〇、２ Ｖにまで変化している様子がわかる
。しきい値電圧は熱処理時間を長くすると＋ｏ、１Ｖに
もでき、熱処理の温度と時間を適切に選ぶことＫよって
、所望のしきい値電圧に、自由にあわせられることが確
認された。
ｕ Ｇ ｅを主成分とする金属によシ形成し、アニール
を行なってオーミック電極とする。次に、ゲート電極形
成領域のＮ形Ａ４）、 ａ”ｏ、 ７”層２を、エツチ
ングにより少し薄くし凹部を形成した後、この領域にＰ
ｄを堆積してゲート電極９を形成する。しかる後、３０
０℃、１０分程度の熱処理をＮ２．Ａｒ、Ｎ２のいずれ
かの雰囲気中で行ない、Ｐｄとん’ｏ、３Ｇ”ｏ、−ｒ
Ａｓとを反応せしめ、Ｐｄをん’０．３Ｇａ０．７”層
中に埋め込むのである。第２図（ｂ）に熱処理を施す前
と後でのトランジスタのドレイン特性をドレイン電流Ｉ
ｄｓの平方根５とゲート電圧ｖ９．の関係で示すが、熱
処理前にしきい値電圧は約−１ｖであったものが、熱処
理後には一〇、２ Ｖにまで変化している様子がわかる
。しきい値電圧は熱処理時間を長くすると＋ｏ、１Ｖに
もでき、熱処理の温度と時間を適切に選ぶことＫよって
、所望のしきい値電圧に、自由にあわせられることが確
認された。
以上の実施例では、ゲート電極にＰｄのみを用いている
が、Ｐｄの上にＴｉ及びＡｕを使用したＰｄ／Ｔｉ／Ａ
ｕの構造のゲート電極においても同様に、ＰｄとＡｔ。
が、Ｐｄの上にＴｉ及びＡｕを使用したＰｄ／Ｔｉ／Ａ
ｕの構造のゲート電極においても同様に、ＰｄとＡｔ。
、チａｏ 、−ｒＡＢとの反応によってしきい値電圧を
制御できることも我々は確認している。
制御できることも我々は確認している。
発明の効果
本発明によればＡｌ、！Ｇａ１−ｘＡｔ１とＧａＡｓの
へテロ接合を有する電界効果トランジスタのしきい値電
圧を制御する際に、ゲート電極下のλ〜Ｇａ 、−ｘＡ
ｓ層の厚みのみでしきい値電圧を必ずしも決定する必要
がなく、Ｐｄの埋め込み反応プロセスにより調整が可能
となるので、プロセス上の制約が軽減され、本発明は素
子製造歩留りの向上に大きく寄与するものである。また
λ−Ｇａ、−エＡｔｓとＰｄを反応させることにより几
〜Ｇａ １− 、Ａｓとゲート金属間に存在する界面準
位密度を低下させることができるので、素子特性が向上
するなど、本発明の効果は大きい。
へテロ接合を有する電界効果トランジスタのしきい値電
圧を制御する際に、ゲート電極下のλ〜Ｇａ 、−ｘＡ
ｓ層の厚みのみでしきい値電圧を必ずしも決定する必要
がなく、Ｐｄの埋め込み反応プロセスにより調整が可能
となるので、プロセス上の制約が軽減され、本発明は素
子製造歩留りの向上に大きく寄与するものである。また
λ−Ｇａ、−エＡｔｓとＰｄを反応させることにより几
〜Ｇａ １− 、Ａｓとゲート金属間に存在する界面準
位密度を低下させることができるので、素子特性が向上
するなど、本発明の効果は大きい。
第１図（ａ）、Φ）は本発明の第１の実施例を説明する
ための素子構造断面図、第１図（Ｃ）は第１の実施例に
おけるキャリアプロファイルの設計と測定語例を説明す
るための素子構造断面図、第２図［有］）は従来例を説
明するための素子構造断面図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓウェハ、２・旧
・・Ｎ形Ａ４Ｇａ１−ｘＡｇ層、３ ａ 、 ３ ｂ・
−・−オーミック電極、４ ・−・・−・Ｐ ｄ電極、
ｓ −・−−−−Ｎ形Ａ／、：Ｇａ １−、ＡｓとＰｄ
の金属間化合物層、６・・川・ノンドープＧ ａ Ａ
ｓ層、７・・・・・・ノンドープん〜Ｇａ 、＋＋ ｘ
Ａｓ層、８ａ・・・・・・ソース電極、８ｂ・・・・・
・ドレイン電極、９・・・・・・Ｐｄによるゲート電極
、１ｏ・・・・・・２次元電子ガス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 デート１票丘 Ｖｇｓ（ｖ） 第３図
ための素子構造断面図、第１図（Ｃ）は第１の実施例に
おけるキャリアプロファイルの設計と測定語例を説明す
るための素子構造断面図、第２図［有］）は従来例を説
明するための素子構造断面図である。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓウェハ、２・旧
・・Ｎ形Ａ４Ｇａ１−ｘＡｇ層、３ ａ 、 ３ ｂ・
−・−オーミック電極、４ ・−・・−・Ｐ ｄ電極、
ｓ −・−−−−Ｎ形Ａ／、：Ｇａ １−、ＡｓとＰｄ
の金属間化合物層、６・・川・ノンドープＧ ａ Ａ
ｓ層、７・・・・・・ノンドープん〜Ｇａ 、＋＋ ｘ
Ａｓ層、８ａ・・・・・・ソース電極、８ｂ・・・・・
・ドレイン電極、９・・・・・・Ｐｄによるゲート電極
、１ｏ・・・・・・２次元電子ガス。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 デート１票丘 Ｖｇｓ（ｖ） 第３図
Claims (1)
- ＧａＡｓとＡｌ＿ｘＧａ＿１＿−＿ｘＡｓよりなるヘテ
ロ接合を有する半導体基板の表面に選択的にパラジウム
膜またはパラジウムを含む金属膜を形成する工程と、熱
処理により前記パラジウムを前記半導体基板と反応せし
め、前記Ａｌ＿ｘＧａ＿１＿−＿ｘＡｓの領域にパラジ
ウムを埋め込む工程を含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032313A JPS62189751A (ja) | 1986-02-17 | 1986-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032313A JPS62189751A (ja) | 1986-02-17 | 1986-02-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62189751A true JPS62189751A (ja) | 1987-08-19 |
Family
ID=12355448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61032313A Pending JPS62189751A (ja) | 1986-02-17 | 1986-02-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62189751A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63134555U (ja) * | 1987-02-24 | 1988-09-02 | ||
| JPH02199845A (ja) * | 1989-01-30 | 1990-08-08 | Toshiba Corp | ヘテロ接合形電界効果トランジスタ及びその製造方法 |
-
1986
- 1986-02-17 JP JP61032313A patent/JPS62189751A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63134555U (ja) * | 1987-02-24 | 1988-09-02 | ||
| JPH02199845A (ja) * | 1989-01-30 | 1990-08-08 | Toshiba Corp | ヘテロ接合形電界効果トランジスタ及びその製造方法 |
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