JPH02199845A - ヘテロ接合形電界効果トランジスタ及びその製造方法 - Google Patents
ヘテロ接合形電界効果トランジスタ及びその製造方法Info
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- JPH02199845A JPH02199845A JP1769189A JP1769189A JPH02199845A JP H02199845 A JPH02199845 A JP H02199845A JP 1769189 A JP1769189 A JP 1769189A JP 1769189 A JP1769189 A JP 1769189A JP H02199845 A JPH02199845 A JP H02199845A
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- semiconductor layer
- conductive semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ショトキゲート電極を有するヘテロ接合形電
界効果トランジスタに係り、特に、しきい値電圧の制御
を精度良く行うことができるヘテロ接合形電界効果トラ
ンジスタに関する。
界効果トランジスタに係り、特に、しきい値電圧の制御
を精度良く行うことができるヘテロ接合形電界効果トラ
ンジスタに関する。
（従来の技術）
近年、コンピュータや通信機器において、処理の高速化
を図るために、ＧａＡｓＭＥＳＦＥＴやヘテロ接合型Ｆ
ＥＴ （ＨＥＭＴ）を基本素子とするＧａ Ａｓ化合物
半導体集積回路が使用されている。
を図るために、ＧａＡｓＭＥＳＦＥＴやヘテロ接合型Ｆ
ＥＴ （ＨＥＭＴ）を基本素子とするＧａ Ａｓ化合物
半導体集積回路が使用されている。
そして、上記集積回路を高速化するためには、個々のＭ
ＥＳＦＥＴやＨＥＭＴの特性向上を図ることが必要とな
る。ＧａＡｓＦＥＴの特性を向上させるためには、上記
ＦＥＴのチャンネル層（ｎ形Ｇａ Ａｓ層）を高濃度に
し薄層化する方法があるが、上記方法においては、ショ
ットキー接合から成るゲート電極と上記高濃度ｎ形Ｇａ
Ａｓ層との間でゲート耐圧が著しく劣化してしまう問
題があった。
ＥＳＦＥＴやＨＥＭＴの特性向上を図ることが必要とな
る。ＧａＡｓＦＥＴの特性を向上させるためには、上記
ＦＥＴのチャンネル層（ｎ形Ｇａ Ａｓ層）を高濃度に
し薄層化する方法があるが、上記方法においては、ショ
ットキー接合から成るゲート電極と上記高濃度ｎ形Ｇａ
Ａｓ層との間でゲート耐圧が著しく劣化してしまう問
題があった。
従って、上記薄層化したチャンネル層を有するＦＥＴを
ｔＣ回路、特に、高速化に適したＤＣＦＬ回路に用いた
場合には、重要な特性の１つである雑音余裕度が減少し
てしまうものであった。
ｔＣ回路、特に、高速化に適したＤＣＦＬ回路に用いた
場合には、重要な特性の１つである雑音余裕度が減少し
てしまうものであった。
上記方法によるＦＥＴにおけるゲート耐圧を向上させる
方法として、上記ＦＥＴのチャンネル層の上部にアンド
ープＧａＡ吏Ａｓ層をバリヤ層として設ける方法があり
、そのヘテロ接合型ＦＥＴの構造を第４図に示す。第４
図に示す従来例においては、半絶縁性Ｇａ Ａｓ基板１
上にアンドープＧａ Ａｓ層３を形成し、上記アンドー
プＧａ Ａｓ層層上上、Ｓｌ ドープ高濃度ｎ型Ｇａ
Ａｓ層５を薄層として形成し、上記ｎ形Ｇａ Ａｓ層層
上上バリア層として、アンドープＧａＡｌＡｓ層７を形
成した構成となっている。そして、上記アンドープＧａ
Ａ吏Ａｓ層７上におけるソース電極９とドレイン電極１
１との間に、耐熱性ゲート金属ＷＳＩから成るゲート電
極１３が配設されている。
方法として、上記ＦＥＴのチャンネル層の上部にアンド
ープＧａＡ吏Ａｓ層をバリヤ層として設ける方法があり
、そのヘテロ接合型ＦＥＴの構造を第４図に示す。第４
図に示す従来例においては、半絶縁性Ｇａ Ａｓ基板１
上にアンドープＧａ Ａｓ層３を形成し、上記アンドー
プＧａ Ａｓ層層上上、Ｓｌ ドープ高濃度ｎ型Ｇａ
Ａｓ層５を薄層として形成し、上記ｎ形Ｇａ Ａｓ層層
上上バリア層として、アンドープＧａＡｌＡｓ層７を形
成した構成となっている。そして、上記アンドープＧａ
Ａ吏Ａｓ層７上におけるソース電極９とドレイン電極１
１との間に、耐熱性ゲート金属ＷＳＩから成るゲート電
極１３が配設されている。
上記従来例においては、上記アンドープＧａＡＳ層３の
厚さが、５０００人、上記ｎ形Ｇａ Ａｓ層５の厚さが
８０Ａ１その濃度が、２Ｘ１０’８Ｃｆｆｉ３、上記ア
ンドープＧａＡｌＡｓ層７の厚さが、２００Ａとなって
いる。
厚さが、５０００人、上記ｎ形Ｇａ Ａｓ層５の厚さが
８０Ａ１その濃度が、２Ｘ１０’８Ｃｆｆｉ３、上記ア
ンドープＧａＡｌＡｓ層７の厚さが、２００Ａとなって
いる。
上述の如き構造のＧａ Ａｓヘテロ接合型ＦＥＴにおい
ては、しきい値電圧ｖｔｈは、以下の如き式で近似でき
る。
ては、しきい値電圧ｖｔｈは、以下の如き式で近似でき
る。
ｖｔｈ穐φＢ−ΔＥ−ｑＮＤｄＤ
（２ｄ ｏ ＋ｄ Ｄ ） ／ ２Ｅ
ここで、
φＢ ニジミツトキー接合部のバリアの高さΔＥ：伝導
帯のバンド不連続エネルギ ｑ：電荷 ＮＤ、ｄ、：ｎ形Ｇａ Ａｓ層の濃度と厚さｄｏ ：ア
ンドープＧａＡｌＡｓ層の厚さＥ：誘電率 上記式から明白なように、上記構造のヘテロ接合型Ｇａ
Ａｓ ＦＥＴでは、その製造工程において、１つのウ
ェハ面内における上記アンドープＧａＡＳ層３の厚さ、
上記ｎ形Ｇａ Ａｓ層５の厚さと濃度、および上記アン
ドープＧａＡｌＡｓ層７の厚さは一定となっているため
、その１つのウェハ内における各ＦＥＴのしきい値電圧
は一義的に一定の値となってしまうものであった。
帯のバンド不連続エネルギ ｑ：電荷 ＮＤ、ｄ、：ｎ形Ｇａ Ａｓ層の濃度と厚さｄｏ ：ア
ンドープＧａＡｌＡｓ層の厚さＥ：誘電率 上記式から明白なように、上記構造のヘテロ接合型Ｇａ
Ａｓ ＦＥＴでは、その製造工程において、１つのウ
ェハ面内における上記アンドープＧａＡＳ層３の厚さ、
上記ｎ形Ｇａ Ａｓ層５の厚さと濃度、および上記アン
ドープＧａＡｌＡｓ層７の厚さは一定となっているため
、その１つのウェハ内における各ＦＥＴのしきい値電圧
は一義的に一定の値となってしまうものであった。
従って、上記構成のＧａ Ａｓヘテロ接合型ＦＥＴを有
するウェハ面内では、２つのしきい値電圧を達成するこ
とはできず、ＤＣＦＬ回路の様に、２つのしきい値電圧
を必要とする回路には使用がむずかしいという欠点があ
った。
するウェハ面内では、２つのしきい値電圧を達成するこ
とはできず、ＤＣＦＬ回路の様に、２つのしきい値電圧
を必要とする回路には使用がむずかしいという欠点があ
った。
また、上記アンドープＧａ Ａｓ層７をエツチングする
ことにより、しきい値電圧を制御して２つのしきい値を
実現させる方法も考えられる。
ことにより、しきい値電圧を制御して２つのしきい値を
実現させる方法も考えられる。
しかしながら、上記アンドープＧａＡ、１ｊＡｓ層７は
、２００人であり、せいぜい５００Å以下であるため、
エツチング制御がむずかしく、エツチングによって２つ
のしきい値を達成した場合には、各しきい値電圧が不均
一となってしまう問題があった。
、２００人であり、せいぜい５００Å以下であるため、
エツチング制御がむずかしく、エツチングによって２つ
のしきい値を達成した場合には、各しきい値電圧が不均
一となってしまう問題があった。
（発明が解決しようとする課題）
以上の様に、第４図に示す従来のヘテロ接合形ＦＥＴで
は、１つのウェハ面内で、精度良くしきい値制御を行う
ことができず、それぞれが均一な複数のしきい値を得る
ことができないという課題があった。
は、１つのウェハ面内で、精度良くしきい値制御を行う
ことができず、それぞれが均一な複数のしきい値を得る
ことができないという課題があった。
本発明は、上記問題点に鑑みなされたもので、その第１
の目的は、１つのウェハ面内で均一な複数のしきい値を
有することができるヘテロ接合形ＦＥＴを提供すること
である。また第２の目的は、この様なヘテロ接合形ＦＥ
Ｔを制御性良（形成することのできる製造方法を提供す
ることである。
の目的は、１つのウェハ面内で均一な複数のしきい値を
有することができるヘテロ接合形ＦＥＴを提供すること
である。また第２の目的は、この様なヘテロ接合形ＦＥ
Ｔを制御性良（形成することのできる製造方法を提供す
ることである。
［発明の構成］
（課題を解決するための手段）
第１の発明に従うヘテロ接合形電界効果トランジスタは
、少なくとも半絶縁性基板上に形成された導電形半導体
層と、上記導電形半導体層上に形成された非導電形半導
体層と、上記非導電形半導体層上に形成されると共に、
上記非導電形半導体層と反応する金属材料を有するゲー
ト電極とを具備している。
、少なくとも半絶縁性基板上に形成された導電形半導体
層と、上記導電形半導体層上に形成された非導電形半導
体層と、上記非導電形半導体層上に形成されると共に、
上記非導電形半導体層と反応する金属材料を有するゲー
ト電極とを具備している。
また第２の発明は、異なるしきい値電圧を有する少なく
とも２つのヘテロ接合形電界効果トランジスタの製造方
法において、半絶縁性基板上に導電形半導体層を形成す
る工程と、上記導電形半導体層上に非導電形半導体層を
形成する工程と、上記非導電形半導体層上に、上記非導
電形半導体層と反応する金属材料をそれぞれ異なった所
定量有する第１および第２のゲート電極を形成する工程
と、上記ゲート電極の形成された電界効果トランジスタ
を前もって決められた温度で加熱して、上記非導電形半
導体層において異なった厚みの第１および第２の固相反
応部を形成する工程とから成るヘテロ接合形電界効果ト
ランジスタの製造方法を提供するものである。
とも２つのヘテロ接合形電界効果トランジスタの製造方
法において、半絶縁性基板上に導電形半導体層を形成す
る工程と、上記導電形半導体層上に非導電形半導体層を
形成する工程と、上記非導電形半導体層上に、上記非導
電形半導体層と反応する金属材料をそれぞれ異なった所
定量有する第１および第２のゲート電極を形成する工程
と、上記ゲート電極の形成された電界効果トランジスタ
を前もって決められた温度で加熱して、上記非導電形半
導体層において異なった厚みの第１および第２の固相反
応部を形成する工程とから成るヘテロ接合形電界効果ト
ランジスタの製造方法を提供するものである。
（作用）
上記非導電形半導体層と反応する金属材料を有するゲー
ト電極を上記非導電形半導体層上に設けることにより、
上記非導電形半導体層のゲート電極近傍に固相反応が生
じ、その反応によって上記非導電形半導体層の厚みが変
化し、しきい値電圧も変化する。従って、１つのウェハ
面内の各ＦＥＴにおいて、上記非導電形半導体層と上記
ゲート電極の金属材料との反応量を個別に制御すること
によって、１つのウェハ面内で複数のしきい値を精度良
く達成することができる。
ト電極を上記非導電形半導体層上に設けることにより、
上記非導電形半導体層のゲート電極近傍に固相反応が生
じ、その反応によって上記非導電形半導体層の厚みが変
化し、しきい値電圧も変化する。従って、１つのウェハ
面内の各ＦＥＴにおいて、上記非導電形半導体層と上記
ゲート電極の金属材料との反応量を個別に制御すること
によって、１つのウェハ面内で複数のしきい値を精度良
く達成することができる。
（実施例）
第１図は、本発明を実施したヘテロ接合形電界効果トラ
ンジスタの製造工程図である。
ンジスタの製造工程図である。
上記第１図を参照しながら、本発明に係るヘテロ接合形
電界効果トランジスタについて説明する。
電界効果トランジスタについて説明する。
まず、第１図（ａ）に示す如くに、半絶縁性基板１上に
、バッファー層として２００ ＯＡの厚さのアンドープ
Ｇａ Ａｓ層３を形成する。ここで、上記アンドープＧ
ａ Ａｓ層３は、積極的に不純物を添加しない結果、不
純物濃度が１×１０１５ＣＩ−３程度となっている。
、バッファー層として２００ ＯＡの厚さのアンドープ
Ｇａ Ａｓ層３を形成する。ここで、上記アンドープＧ
ａ Ａｓ層３は、積極的に不純物を添加しない結果、不
純物濃度が１×１０１５ＣＩ−３程度となっている。
上記アンドープＧａ Ａｓ層層上上、５０人の厚さでＳ
ｌ ドープ高濃度ｎ形Ｇａ Ａｓ層５を形成する。この
層は、２ ｘ １０’ ” Ｃ「３の濃度で８１が高濃
度にドープされており、チャネル領域となる。
ｌ ドープ高濃度ｎ形Ｇａ Ａｓ層５を形成する。この
層は、２ ｘ １０’ ” Ｃ「３の濃度で８１が高濃
度にドープされており、チャネル領域となる。
上記ｎ形Ｇａ Ａｓ層層上上、高比抵抗層としてさらに
、４００ＡのアンドープＧａＡ１Ａｓ層７を形成する。
、４００ＡのアンドープＧａＡ１Ａｓ層７を形成する。
次に、第１図（ｂ）に示す如くに、ｎ＋イオンを注入し
て、一対のｎ＋イオン注入領域８を形成する。そして、
９００℃において５秒間ラビードサーマルアニール（急
加熱）を行った後、リフトオフ法によって、ソース電極
およびドレイン電極としてＡｕ Ｇｅ ／Ｎｌ ／Ａｕ
オーミック電極９゜１１を形成する。
て、一対のｎ＋イオン注入領域８を形成する。そして、
９００℃において５秒間ラビードサーマルアニール（急
加熱）を行った後、リフトオフ法によって、ソース電極
およびドレイン電極としてＡｕ Ｇｅ ／Ｎｌ ／Ａｕ
オーミック電極９゜１１を形成する。
次に、第１図（Ｃ）に示す如くに、ゲート電極の設置部
分を開口し、上記アンドープＧａＡ１Ａｓ層７と反応す
る前もって決められた量のＰｔ（プラチナ）から成るゲ
ート電極１５を２００人の厚さで上記アンドープＧａＡ
ｕＡｓ層７上に堆積する。
分を開口し、上記アンドープＧａＡ１Ａｓ層７と反応す
る前もって決められた量のＰｔ（プラチナ）から成るゲ
ート電極１５を２００人の厚さで上記アンドープＧａＡ
ｕＡｓ層７上に堆積する。
次に、第１図（ｄ）に示す如くに、上記Ｐｔアゲート極
１５を形成したＦＥＴを、例えば３５０℃の所定の温度
で前もって決められた時間だけ加熱することによって、
上記Ｐｔアゲート極１５と上記アンドープＧａＡｌＡｓ
層７との間に固相反応が生じ、上記アンドープＧａＡｕ
Ａｓ層７における上記Ｐｔアゲート極１５の近傍に固相
反応部１７が生じる。従って、蒸気固相反応部１７の厚
みｄｏが大きくなることによって上記アンドープＧａＡ
ｌＡｓ層７の厚みｄ、が、狭くなり、それによりしきい
値電圧の絶対値が、大きく変化する。
１５を形成したＦＥＴを、例えば３５０℃の所定の温度
で前もって決められた時間だけ加熱することによって、
上記Ｐｔアゲート極１５と上記アンドープＧａＡｌＡｓ
層７との間に固相反応が生じ、上記アンドープＧａＡｕ
Ａｓ層７における上記Ｐｔアゲート極１５の近傍に固相
反応部１７が生じる。従って、蒸気固相反応部１７の厚
みｄｏが大きくなることによって上記アンドープＧａＡ
ｌＡｓ層７の厚みｄ、が、狭くなり、それによりしきい
値電圧の絶対値が、大きく変化する。
上記固相反応部１７の厚みｃｉｏとしきい値電圧Ｖｔｈ
との関係は、以下の式で表わされる。
との関係は、以下の式で表わされる。
■
Δｖｔｈ−ΔａＯ
ｄ。
ここで、上記固相反応が完全に終了した時点で、Ｐｔの
量の約２倍量のアンドープＧａＡｌＡｓ層７が消費され
る。こうしてＭＩＳ型のゲートを有するヘテロ接合型Ｆ
ＥＴが完成する。上記固相反応量としきい値電圧の絶対
値の変化量との関係は、第２図に示されている。
量の約２倍量のアンドープＧａＡｌＡｓ層７が消費され
る。こうしてＭＩＳ型のゲートを有するヘテロ接合型Ｆ
ＥＴが完成する。上記固相反応量としきい値電圧の絶対
値の変化量との関係は、第２図に示されている。
上述のごとき製造方法によれば、１つのウェハ面内にお
ける複数のヘテロ接合形ＦＥＴにおいて、各ＦＥＴのゲ
ート電極のＰｔの量を変えることによって、それぞれ異
ったしきい値電圧を有するＦＥＴを形成することができ
る。
ける複数のヘテロ接合形ＦＥＴにおいて、各ＦＥＴのゲ
ート電極のＰｔの量を変えることによって、それぞれ異
ったしきい値電圧を有するＦＥＴを形成することができ
る。
また、上記固相反応時における加熱温度および加熱時間
によっても固相反応量を制御することができ、しきい値
電圧を制御することができる。ここでは、チャネル領域
とてしてｎ型ＧａＡｓ層を用いたがＰ型ＧａＡｓを用い
ても良い。
によっても固相反応量を制御することができ、しきい値
電圧を制御することができる。ここでは、チャネル領域
とてしてｎ型ＧａＡｓ層を用いたがＰ型ＧａＡｓを用い
ても良い。
また、上記固相反応時における加熱温度は、３５０〜４
５０℃の範囲が適切となっている。
５０℃の範囲が適切となっている。
次に、第３図を参照して、本発明に従う他の実施例につ
いて説明する。
いて説明する。
この他の実施例においては、第３図に示す如くに、アン
ドープＧａＡ１Ａｓ層上に、Ｐｔ１９とＷ（タングステ
ン）２１を順に積層したゲート電極２３を設けたもので
、他の構成は、上述した第１実施例のものと同様なので
詳細な説明は省略する。
ドープＧａＡ１Ａｓ層上に、Ｐｔ１９とＷ（タングステ
ン）２１を順に積層したゲート電極２３を設けたもので
、他の構成は、上述した第１実施例のものと同様なので
詳細な説明は省略する。
上記の如きＰｔ層とＷ層を有するゲート電極２３を設け
た場合、上記第１実施例の効果の他に、固相反応後に、
上部Ｗ層２１によって熱安定性が向上する、ゲート抵抗
が約５０％改善される等の効果がある。
た場合、上記第１実施例の効果の他に、固相反応後に、
上部Ｗ層２１によって熱安定性が向上する、ゲート抵抗
が約５０％改善される等の効果がある。
なお、上述した実施例においては、反応性金属材料とし
てＰｔを用いたが、Ｐｄ（パラジウム）を用いることも
できる。
てＰｔを用いたが、Ｐｄ（パラジウム）を用いることも
できる。
また、本発明は実施例に示した各半導体層の組み合せに
限定される事なく、他の半導体例えば、非導電型半導体
層としてＡＩＬｌｎＡｓ、ｎ型あるいはＰ型半導体層と
してＧａＩｎＡｓ層等の組み合せでも良い。この場合は
ＩｎＰ基板を採用すればよいものである。
限定される事なく、他の半導体例えば、非導電型半導体
層としてＡＩＬｌｎＡｓ、ｎ型あるいはＰ型半導体層と
してＧａＩｎＡｓ層等の組み合せでも良い。この場合は
ＩｎＰ基板を採用すればよいものである。
さらに、上部Ｗ層の代わりに、硅化タングステン（ＷＳ
ｉ Ｘ） 、窒化タングステン（ＷＮｘ）、硅窒化タ
ングステン（ＷＳｉＮ）等を用いても良い。
ｉ Ｘ） 、窒化タングステン（ＷＮｘ）、硅窒化タ
ングステン（ＷＳｉＮ）等を用いても良い。
なお、本発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。
て実施することができる。
［発明の効果］
上述した如くに、１つのウェハ面内の各ヘテロ接合ＦＥ
Ｔにおいて、アンドープＧａＡ１Ａｓ層上に、そのアン
ドープＧａＡｌＡｓ層と固相反応をする金属材料を有す
るゲート電極を所定量だけ配設し、加熱して、上記固相
反応量を制御することにより、１つのウェハ面内におい
て複数のしきい値を精度よく達成することができる。
Ｔにおいて、アンドープＧａＡ１Ａｓ層上に、そのアン
ドープＧａＡｌＡｓ層と固相反応をする金属材料を有す
るゲート電極を所定量だけ配設し、加熱して、上記固相
反応量を制御することにより、１つのウェハ面内におい
て複数のしきい値を精度よく達成することができる。
第１図は、本発明を実施したヘテロ接合形電界効果トラ
ンジスタの製造工程図、 第２図は、固相反応量としきい値電圧の変化量との関係
を示すグラフ、 第３図は、本発明に従うヘテロ接合形ＦＥＴの他の実施
例の構造図、 第４図は、従来のヘテロ接合型ＦＥＴの構造図である。 １・・・半絶縁性Ｇａ Ａｓ基板 ３・・・アンドープＧａ Ａｓ層 ５・・・ｓｉ ドープ高濃度ｎ形Ｇａ Ａｓ層７・・
・アンドープＧａＡ１Ａｓ層 上 １７・・・固相反応部
ンジスタの製造工程図、 第２図は、固相反応量としきい値電圧の変化量との関係
を示すグラフ、 第３図は、本発明に従うヘテロ接合形ＦＥＴの他の実施
例の構造図、 第４図は、従来のヘテロ接合型ＦＥＴの構造図である。 １・・・半絶縁性Ｇａ Ａｓ基板 ３・・・アンドープＧａ Ａｓ層 ５・・・ｓｉ ドープ高濃度ｎ形Ｇａ Ａｓ層７・・
・アンドープＧａＡ１Ａｓ層 上 １７・・・固相反応部
Claims (5)
- （１）少なくとも半絶縁性基板上に形成された導電形半
導体層と、上記導電形半導体層上に形成された非導電形
半導体層と、上記非導電形半導体層上に形成されると共
に、上記非導電形半導体層と反応する金属材料を有する
ゲート電極とを具備することを特徴とするヘテロ接合形
電界効果トランジスタ。 - （２）上記導電形半導体層が、ＧａＡｓ層あるいはＧａ
ＩｎＡｓ層のいずれか１つであり、上記非導電形半導体
層が、アンドープＧ２ＡｌＡｓ層であることを特徴とす
る請求項１に記載のヘテロ接合形電界効果トランジスタ
。 - （３）上記ゲート電極の金属材料が、ＰｔあるいはＰｄ
のいずれかであることを特徴とする請求項１に記載のヘ
テロ接合形電界効果トランジスタ。 - （４）異なるしきい値電圧を有する少なくとも２つのヘ
テロ接合形電界効果トランジスタの製造方法において、
半絶縁性基板上に導電形半導体層を形成する工程と、上
記導電形半導体層上に非導電形半導体層を形成する工程
と、上記非導電形半導体層上に、上記非導電形半導体層
と反応する金属材料をそれぞれ異なった所定量有する第
１および第２のゲート電極を形成する工程と、上記ゲー
ト電極の形成された電界効果トランジスタを前もって決
められた温度で加熱して、上記非導電形半導体層におい
てことなった厚みの第１および第２の固相反応部を形成
する工程とから成るヘテロ接合形電界効果トランジスタ
の製造方法。 - （５）上記ゲート電極の金属材料の量に従って上記電界
効果トランジスタのしきい値が制御されることを特徴と
する請求項４に記載のヘテロ接合形電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1769189A JPH02199845A (ja) | 1989-01-30 | 1989-01-30 | ヘテロ接合形電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1769189A JPH02199845A (ja) | 1989-01-30 | 1989-01-30 | ヘテロ接合形電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02199845A true JPH02199845A (ja) | 1990-08-08 |
Family
ID=11950845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1769189A Pending JPH02199845A (ja) | 1989-01-30 | 1989-01-30 | ヘテロ接合形電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02199845A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120376A (en) * | 1981-01-20 | 1982-07-27 | Toshiba Corp | Manufacture of gaas ic |
| JPS6182481A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタおよびその製造方法 |
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1989
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