JPS62196924A - 符号変換方式 - Google Patents
符号変換方式Info
- Publication number
- JPS62196924A JPS62196924A JP3835386A JP3835386A JPS62196924A JP S62196924 A JPS62196924 A JP S62196924A JP 3835386 A JP3835386 A JP 3835386A JP 3835386 A JP3835386 A JP 3835386A JP S62196924 A JPS62196924 A JP S62196924A
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- Japan
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- rom
- bits
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- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速光端局装置における符号変換に関し、特
に９例えばｍＢｎＢ符号変換のように変換の際にＲＯＭ
を使用するような変換方式に関する。
に９例えばｍＢｎＢ符号変換のように変換の際にＲＯＭ
を使用するような変換方式に関する。
臥下余白
〔従来の技術〕
従来＊ ｍＢｎＢ符号変換（ｍ、ｎは正の整数）の際に
は、第３図に示すように直並列（以下、 Ｓ／Ｐと呼ぶ
）（１ビット→ｍビット）変換部３１．保持回路３２
、 ｍビットからｎビットへの符号変換則を有するＲＯ
Ｍ ３３及び並直列（以下Ｐ／Ｓと呼ぶ）（ｎビット→
１ピット）変換部３４により構成される。一方、逆変換
の際には、第４図に示すように、 Ｓ／Ｐ （１ビツト
→ｎビツト）変換部４１．ｎビットからｍピントへの符
号変換則を有するＲＯＭ４３ 、 Ｐ／Ｓ （ｍビット
−１ビツト）変換部４４及び不均一情報検出部４７によ
シ構成される。
は、第３図に示すように直並列（以下、 Ｓ／Ｐと呼ぶ
）（１ビット→ｍビット）変換部３１．保持回路３２
、 ｍビットからｎビットへの符号変換則を有するＲＯ
Ｍ ３３及び並直列（以下Ｐ／Ｓと呼ぶ）（ｎビット→
１ピット）変換部３４により構成される。一方、逆変換
の際には、第４図に示すように、 Ｓ／Ｐ （１ビツト
→ｎビツト）変換部４１．ｎビットからｍピントへの符
号変換則を有するＲＯＭ４３ 、 Ｐ／Ｓ （ｍビット
−１ビツト）変換部４４及び不均一情報検出部４７によ
シ構成される。
上述した構成を用いた場合には、 ＲＯＭ ３３から帰
還されるステート情報３５を次のブロック情報と共に保
持回路３２を通じてＲＯＭ ３３に供給しなければなら
ない。このため、 ＲＯＭ ３３のアクセス時間は−Ｔ
ｏ（Ｔｏ＝１／ｆｏ：１タイムスロット時間）以下であ
る必要がある。
還されるステート情報３５を次のブロック情報と共に保
持回路３２を通じてＲＯＭ ３３に供給しなければなら
ない。このため、 ＲＯＭ ３３のアクセス時間は−Ｔ
ｏ（Ｔｏ＝１／ｆｏ：１タイムスロット時間）以下であ
る必要がある。
しかしながら、伝送路ビットレートは高速化しつつあシ
、アクセス時間が−Ｔ０以下のＲＯＭが存在しない場合
には、従来のブロック構成にょるｍＢｎＢ変換は不可能
であった。
、アクセス時間が−Ｔ０以下のＲＯＭが存在しない場合
には、従来のブロック構成にょるｍＢｎＢ変換は不可能
であった。
本発明はこのような欠点を解消した符号変換方式を提供
しようとするものである。
しようとするものである。
〔問題点を解決するための手段〕。
本発明は、あらかじめ定められた符号変換則を有する複
数のＲＯＭを有し、これら複数のＲＯＭの入力側、出力
側にそれぞれ、複数の直並列変換回路。
数のＲＯＭを有し、これら複数のＲＯＭの入力側、出力
側にそれぞれ、複数の直並列変換回路。
複数の並直列変換回路を付加することによシ。
ｍＢｎＢ符号変換を並列化して行なうようにしたことを
特徴とする。すなわち、伝送路速度が高速化しても複数
のＲＯＭがこれを分局化して処理するので。
特徴とする。すなわち、伝送路速度が高速化しても複数
のＲＯＭがこれを分局化して処理するので。
従来同様のＲＯＭを使用できる。
次に９本発明の実施例について説明する。
第１図は本発明のｍＢｎＢ符号変換回路のブロック図で
ある。１１は従来同様のＳ／Ｐ （１ピット→ｍビット
）変換回路、１２はステート情報送出部１６からのステ
ート情報を保持する回路＋１８−１〜１８−（ｍ＋１）
は本発明によシ新たに加えられたＳ／’Ｐ（１ビツト→
ａピツト）変換回路（ａは正の整数）。
ある。１１は従来同様のＳ／Ｐ （１ピット→ｍビット
）変換回路、１２はステート情報送出部１６からのステ
ート情報を保持する回路＋１８−１〜１８−（ｍ＋１）
は本発明によシ新たに加えられたＳ／’Ｐ（１ビツト→
ａピツト）変換回路（ａは正の整数）。
１３−１〜１３．、、ａはｍビットからｎビットへの符
号変換則を有し、従来同様のアクセス時間のＲＯＭ 。
号変換則を有し、従来同様のアクセス時間のＲＯＭ 。
１９−１〜１９−ｎはＰ／Ｓ （ａビット→１ビット）
変換回路、１４は従来同様のｐ７’ｓ （ｍビット４１
ビツト）変換回路である。なお、 Ｓ／Ｐ変換回路１８
−１〜１８−（ｍ＋、）とＲＯＭ１３−１〜１３−ａと
の間、及びＲＯＭ１３．〜１３−３とり変換回路１９−
１〜１９−ｎとの間は１図示（一部を示す）のように対
応し合う符号同士が接続される。ＲＯＭの個数ａはその
アクセス時間と伝送路速度との関係で設定される。すな
わち、各ＲＯＭは符号変換を並列化して行なうので見か
け上分周機能を有することになシ、伝送路速度が高速化
してもこれを分担し得る個数ａが選択される。
変換回路、１４は従来同様のｐ７’ｓ （ｍビット４１
ビツト）変換回路である。なお、 Ｓ／Ｐ変換回路１８
−１〜１８−（ｍ＋、）とＲＯＭ１３−１〜１３−ａと
の間、及びＲＯＭ１３．〜１３−３とり変換回路１９−
１〜１９−ｎとの間は１図示（一部を示す）のように対
応し合う符号同士が接続される。ＲＯＭの個数ａはその
アクセス時間と伝送路速度との関係で設定される。すな
わち、各ＲＯＭは符号変換を並列化して行なうので見か
け上分周機能を有することになシ、伝送路速度が高速化
してもこれを分担し得る個数ａが選択される。
以上の構成によシ、アクセス時間が従来のものと同じＲ
ＯＭを用いれば、従来（第１図）に比べて本実施例の伝
送路速度をａ倍に上げることができることは容易に理解
できよう。
ＯＭを用いれば、従来（第１図）に比べて本実施例の伝
送路速度をａ倍に上げることができることは容易に理解
できよう。
第２図は第１図のｍＢｎＢ変換回路に対応させた逆変換
回路のブロック図例であシ、従来同様のφ（１ビット→
ｍビット）変換回路２１．保持回路２２、ｎ個のＳ／Ｐ
（１ビツト→ａピツト）変換回路２Ｌ 〜２８ 、
ａ個のＲＯＭ２３−〜２３−ａ＋ ｍ個１ −
ｎ １のｐ、’ｓ
（ａビット→１ピット）°変換回路２９−〜２９−ｍ
ｌ従来同様のＰ／Ｓ（ｍビット→１ビット）変換回路２
４及び連続符号検出部２７とからなる。
回路のブロック図例であシ、従来同様のφ（１ビット→
ｍビット）変換回路２１．保持回路２２、ｎ個のＳ／Ｐ
（１ビツト→ａピツト）変換回路２Ｌ 〜２８ 、
ａ個のＲＯＭ２３−〜２３−ａ＋ ｍ個１ −
ｎ １のｐ、’ｓ
（ａビット→１ピット）°変換回路２９−〜２９−ｍ
ｌ従来同様のＰ／Ｓ（ｍビット→１ビット）変換回路２
４及び連続符号検出部２７とからなる。
なお、連続符号検出部２７ではｎビット毎に検出するよ
うにしている。
うにしている。
以上説明したように本発明は、複数のＲＯＭと複数のＳ
／１）変換回路及び纏変換回路を追加するととによシ、
従来同様のＲＯＭであっても伝送路速度を数倍高くする
ことができる効果がある。
／１）変換回路及び纏変換回路を追加するととによシ、
従来同様のＲＯＭであっても伝送路速度を数倍高くする
ことができる効果がある。
第１図は１本発明のｍＢｎＢ符号変換回路のブロック図
、第２図は１本発明のｍＢｎＢ逆符号変換回路のブロッ
ク図、第３図は、従来のｍＢｎＢ符号変換回路のブロッ
ク図、第４図は、同じ〈従来のｍＢｎＢ逆符号変換回路
のブロック図。 図中、 １１ ： Ｓ／Ｐ （１ビット→ｍビット）変
換回路、 １４ ： ｐ７’ｓ （ｎビット→１ビット
）変換回路ｍ１８−１〜１８− （ｍ＋１） 、２８−
１〜２８−ｎ： Ｓ／Ｐ（１ビツト→ａピツト）変換回
路ｅ１９−１〜１９−ｎ。 ２９−４〜２９−ｍ ： Ｐ／Ｓ （ａビット→１ビッ
ト）変換回路。
、第２図は１本発明のｍＢｎＢ逆符号変換回路のブロッ
ク図、第３図は、従来のｍＢｎＢ符号変換回路のブロッ
ク図、第４図は、同じ〈従来のｍＢｎＢ逆符号変換回路
のブロック図。 図中、 １１ ： Ｓ／Ｐ （１ビット→ｍビット）変
換回路、 １４ ： ｐ７’ｓ （ｎビット→１ビット
）変換回路ｍ１８−１〜１８− （ｍ＋１） 、２８−
１〜２８−ｎ： Ｓ／Ｐ（１ビツト→ａピツト）変換回
路ｅ１９−１〜１９−ｎ。 ２９−４〜２９−ｍ ： Ｐ／Ｓ （ａビット→１ビッ
ト）変換回路。
Claims (1)
- １、ｍＢｎＢ符号変換方式において、あらかじめ定めら
れた符号変換則を有する複数のＲＯＭを有し、これら複
数のＲＯＭの入力側、出力側にそれぞれ、複数の直並列
変換回路、複数の並直列変換回路を付加することにより
、ｍＢｎＢ符号変換を並列化して行なうようにしたこと
を特徴とするｍＢｎＢ符号変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61038353A JPH0783271B2 (ja) | 1986-02-25 | 1986-02-25 | 符号変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61038353A JPH0783271B2 (ja) | 1986-02-25 | 1986-02-25 | 符号変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62196924A true JPS62196924A (ja) | 1987-08-31 |
| JPH0783271B2 JPH0783271B2 (ja) | 1995-09-06 |
Family
ID=12522913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61038353A Expired - Lifetime JPH0783271B2 (ja) | 1986-02-25 | 1986-02-25 | 符号変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783271B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167846A (ja) * | 1990-10-31 | 1992-06-15 | Nec Corp | 列変換方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246155A (ja) * | 1984-05-21 | 1985-12-05 | Matsushita Electric Ind Co Ltd | 符号変換方法 |
-
1986
- 1986-02-25 JP JP61038353A patent/JPH0783271B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246155A (ja) * | 1984-05-21 | 1985-12-05 | Matsushita Electric Ind Co Ltd | 符号変換方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04167846A (ja) * | 1990-10-31 | 1992-06-15 | Nec Corp | 列変換方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783271B2 (ja) | 1995-09-06 |
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