JPH05267688A - 半導体不揮発性記憶装置の製造方法 - Google Patents
半導体不揮発性記憶装置の製造方法Info
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- JPH05267688A JPH05267688A JP6587992A JP6587992A JPH05267688A JP H05267688 A JPH05267688 A JP H05267688A JP 6587992 A JP6587992 A JP 6587992A JP 6587992 A JP6587992 A JP 6587992A JP H05267688 A JPH05267688 A JP H05267688A
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Abstract
(57)【要約】
【目的】電荷保持特性が向上した半導体不揮発性記憶装
置の製造方法を提供する。 【構成】半導体基板１上に、順に、フローティングゲー
ト６、当該フローティングゲート６の側端部に対応する
部分の膜厚が、その中央部より厚い層間絶縁膜７、コン
トロールゲート８を設けた。そして、多結晶シリコン膜
４上の所望領域に、Ｓｉ3 Ｎ4 膜５を形成し、これを介
して多結晶シリコン膜４に、不純物を導入した後、熱処
理を行う。次に、多結晶シリコン膜４を選択的にエッチ
ングし、フローティングゲート６を形成する。その後、
フローティングゲート６上に、層間絶縁膜７を形成し、
この上に、コントロールゲート８を形成する。
置の製造方法を提供する。 【構成】半導体基板１上に、順に、フローティングゲー
ト６、当該フローティングゲート６の側端部に対応する
部分の膜厚が、その中央部より厚い層間絶縁膜７、コン
トロールゲート８を設けた。そして、多結晶シリコン膜
４上の所望領域に、Ｓｉ3 Ｎ4 膜５を形成し、これを介
して多結晶シリコン膜４に、不純物を導入した後、熱処
理を行う。次に、多結晶シリコン膜４を選択的にエッチ
ングし、フローティングゲート６を形成する。その後、
フローティングゲート６上に、層間絶縁膜７を形成し、
この上に、コントロールゲート８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体不揮発性記憶装
置の製造方法に係り、特に、電荷保持特性が向上した半
導体不揮発性記憶装置の製造方法に関する。
置の製造方法に係り、特に、電荷保持特性が向上した半
導体不揮発性記憶装置の製造方法に関する。
【０００２】
【従来の技術】従来、フローティングゲート型の半導体
不揮発性記憶装置は、コントロールゲート（通常のゲー
ト：制御ゲートといわれる）の他に、周囲から電気的に
絶縁されたフローティングゲートを有するＭＯＳ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ト
ランジスタから構成されている。そして、この半導体不
揮発性記憶装置は、通常、半導体基板のゲート絶縁膜上
に形成したフローティングゲート上に、層間絶縁膜を介
して、コントロールゲートが形成された構造を有してい
る。即ち、前記フローティングゲートとコントロールゲ
ートとの絶縁性は、前記層間絶縁膜により保持されてい
る。
不揮発性記憶装置は、コントロールゲート（通常のゲー
ト：制御ゲートといわれる）の他に、周囲から電気的に
絶縁されたフローティングゲートを有するＭＯＳ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ト
ランジスタから構成されている。そして、この半導体不
揮発性記憶装置は、通常、半導体基板のゲート絶縁膜上
に形成したフローティングゲート上に、層間絶縁膜を介
して、コントロールゲートが形成された構造を有してい
る。即ち、前記フローティングゲートとコントロールゲ
ートとの絶縁性は、前記層間絶縁膜により保持されてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、前記半
導体不揮発性記憶装置は、前記フローティングゲートの
側端部の上部近傍で電界の集中が起こり易く、この電界
の集中が発生した部分から電荷が抜け出易くなるという
問題があった。そして、電界の集中が発生した部分から
電荷が抜け出てしまうと、半導体不揮発性記憶装置の電
荷保持特性が低下するという問題があった。
導体不揮発性記憶装置は、前記フローティングゲートの
側端部の上部近傍で電界の集中が起こり易く、この電界
の集中が発生した部分から電荷が抜け出易くなるという
問題があった。そして、電界の集中が発生した部分から
電荷が抜け出てしまうと、半導体不揮発性記憶装置の電
荷保持特性が低下するという問題があった。
【０００４】本発明は、このような問題を解決すること
を課題とするものであり、電荷保持特性が向上した半導
体不揮発性記憶装置の製造方法を提供することを目的と
するものである。
を課題とするものであり、電荷保持特性が向上した半導
体不揮発性記憶装置の製造方法を提供することを目的と
するものである。
【０００５】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上に形成したフローティング
ゲート上に、絶縁膜を介してコントロールゲートを形成
する半導体不揮発性記憶装置の製造方法において、半導
体基板上に、絶縁膜を介して多結晶シリコン膜を形成す
る第１工程と、前記多結晶シリコン膜のフローティング
ゲートとなる領域上に、Ｓｉ3 Ｎ4 膜を選択的に形成す
る第２工程と、前記Ｓｉ3 Ｎ4 膜をマスクとして、前記
多結晶シリコン膜に、不純物を導入した後、熱処理を行
う第３工程と、前記Ｓｉ3 Ｎ4 膜をマスクとして、前記
熱処理後の多結晶シリコン膜を選択的に除去する第４工
程と、前記Ｓｉ3 Ｎ4 膜を除去した後、前記多結晶シリ
コン膜上に、絶縁膜を形成する第５工程と、を含むこと
を特徴とする半導体不揮発性記憶装置の製造方法を提供
するものである。
に、本発明は、半導体基板上に形成したフローティング
ゲート上に、絶縁膜を介してコントロールゲートを形成
する半導体不揮発性記憶装置の製造方法において、半導
体基板上に、絶縁膜を介して多結晶シリコン膜を形成す
る第１工程と、前記多結晶シリコン膜のフローティング
ゲートとなる領域上に、Ｓｉ3 Ｎ4 膜を選択的に形成す
る第２工程と、前記Ｓｉ3 Ｎ4 膜をマスクとして、前記
多結晶シリコン膜に、不純物を導入した後、熱処理を行
う第３工程と、前記Ｓｉ3 Ｎ4 膜をマスクとして、前記
熱処理後の多結晶シリコン膜を選択的に除去する第４工
程と、前記Ｓｉ3 Ｎ4 膜を除去した後、前記多結晶シリ
コン膜上に、絶縁膜を形成する第５工程と、を含むこと
を特徴とする半導体不揮発性記憶装置の製造方法を提供
するものである。
【０００６】
【作用】本発明によれば、前記多結晶シリコン膜のフロ
ーティングゲートとなる領域上に形成したＳｉ3 Ｎ4 膜
をマスクとして、当該多結晶シリコン膜に、不純物を導
入した後、熱処理することで、前記Ｓｉ3 Ｎ4 膜の側端
部付近に導入された不純物を、当該Ｓｉ3 Ｎ4 膜領域下
の多結晶シリコン膜に拡散することができる。ここで、
前記不純物は、前記Ｓｉ3 Ｎ4 膜領域下の多結晶シリコ
ン膜中央部より、該Ｓｉ3 Ｎ4 膜の側端部付近に対応す
る部分の多結晶シリコン膜に多く拡散される。従って、
前記多結晶シリコン膜中に存在する不純物の濃度は、前
記Ｓｉ3 Ｎ 4 膜領域下の多結晶シリコン膜中央部より、
当該Ｓｉ3 Ｎ4 膜の側端部に対応する多結晶シリコン膜
の方が高濃度となる。
ーティングゲートとなる領域上に形成したＳｉ3 Ｎ4 膜
をマスクとして、当該多結晶シリコン膜に、不純物を導
入した後、熱処理することで、前記Ｓｉ3 Ｎ4 膜の側端
部付近に導入された不純物を、当該Ｓｉ3 Ｎ4 膜領域下
の多結晶シリコン膜に拡散することができる。ここで、
前記不純物は、前記Ｓｉ3 Ｎ4 膜領域下の多結晶シリコ
ン膜中央部より、該Ｓｉ3 Ｎ4 膜の側端部付近に対応す
る部分の多結晶シリコン膜に多く拡散される。従って、
前記多結晶シリコン膜中に存在する不純物の濃度は、前
記Ｓｉ3 Ｎ 4 膜領域下の多結晶シリコン膜中央部より、
当該Ｓｉ3 Ｎ4 膜の側端部に対応する多結晶シリコン膜
の方が高濃度となる。
【０００７】その後、前記Ｓｉ3 Ｎ4 膜をマスクとし
て、前記熱処理後の多結晶シリコン膜を選択的に除去
し、フローティングゲートを形成した後、当該フローテ
ィングゲート上に、絶縁膜を形成するが、ここで、当該
フローティングゲート（多結晶シリコン膜）は、中央部
より側端部付近の不純物濃度が高いため、当該側端部付
近で増殖酸化が起こる。従って、前記フローティングゲ
ート側端部上対応する部分に形成された絶縁膜の膜厚
を、当該フローティングゲート中央部上に形成された絶
縁膜の膜厚より厚くすることができる。
て、前記熱処理後の多結晶シリコン膜を選択的に除去
し、フローティングゲートを形成した後、当該フローテ
ィングゲート上に、絶縁膜を形成するが、ここで、当該
フローティングゲート（多結晶シリコン膜）は、中央部
より側端部付近の不純物濃度が高いため、当該側端部付
近で増殖酸化が起こる。従って、前記フローティングゲ
ート側端部上対応する部分に形成された絶縁膜の膜厚
を、当該フローティングゲート中央部上に形成された絶
縁膜の膜厚より厚くすることができる。
【０００８】さらに、前記Ｓｉ3 Ｎ4 膜は、前記不純物
導入用マスクと、フローティングゲート形成用マスクを
兼用しているため、マスク数を増やすことなく、前記絶
縁膜に膜厚の差を付けることができる。
導入用マスクと、フローティングゲート形成用マスクを
兼用しているため、マスク数を増やすことなく、前記絶
縁膜に膜厚の差を付けることができる。
【０００９】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。図１ないし図５は、本発明の実施例
に係る半導体不揮発性記憶装置の製造工程の一部を示す
断面図である。図１に示す工程では、ＬＯＣＯＳ酸化膜
２により素子間分離した半導体基板１上に、ゲート絶縁
膜３を介して、膜厚が０．２〜０．４μｍ程度の多結晶
シリコン膜４を形成する。次いで、前記多結晶シリコン
膜４上に、膜厚が０．２〜０．６μｍ程度のＳｉ3 Ｎ4
膜５を形成する。次に、フローティングゲート領域以外
に形成されたＳｉ3 Ｎ4 膜５を選択的に除去し、当該フ
ローティングゲート領域上にのみ、Ｓｉ3 Ｎ4 膜５を残
存させる。
参照して説明する。図１ないし図５は、本発明の実施例
に係る半導体不揮発性記憶装置の製造工程の一部を示す
断面図である。図１に示す工程では、ＬＯＣＯＳ酸化膜
２により素子間分離した半導体基板１上に、ゲート絶縁
膜３を介して、膜厚が０．２〜０．４μｍ程度の多結晶
シリコン膜４を形成する。次いで、前記多結晶シリコン
膜４上に、膜厚が０．２〜０．６μｍ程度のＳｉ3 Ｎ4
膜５を形成する。次に、フローティングゲート領域以外
に形成されたＳｉ3 Ｎ4 膜５を選択的に除去し、当該フ
ローティングゲート領域上にのみ、Ｓｉ3 Ｎ4 膜５を残
存させる。
【００１０】次に、図２に示す工程では、図１に示す工
程で得たＳｉ3 Ｎ4 膜５をマスクとして、前記多結晶シ
リコン膜４に、温度＝８５０℃、濃度＝３×１０20ｃｍ
3 程度で、不純物としてリン（Ｐ）をドーピングする。
次いで、不純物がドーピングされた多結晶シリコン膜４
に、温度＝８５０度で、１０分間、熱処理を行う。この
熱処理により、前記Ｓｉ3 Ｎ4 膜５の側端部付近にドー
ピングされた不純物を、当該Ｓｉ3 Ｎ4 膜５領域下の多
結晶シリコン膜４に拡散することができる。ここで、前
記不純物は、前記Ｓｉ3 Ｎ4 膜５領域下の多結晶シリコ
ン膜４中央部より、該Ｓｉ3 Ｎ4 膜５の側端部付近に対
応する多結晶シリコン膜４に多く拡散される。従って、
前記多結晶シリコン膜４中に存在する不純物の濃度は、
前記Ｓｉ 3 Ｎ4 膜５領域下の多結晶シリコン膜４中央部
（Ｐ濃度＝１×１０20ｃｍ3 程度）より、当該Ｓｉ3 Ｎ
4 膜５の側端部に対応する多結晶シリコ ン膜４（Ｐ濃
度＝３×１０20ｃｍ3 程度）の方が高濃度となる。
程で得たＳｉ3 Ｎ4 膜５をマスクとして、前記多結晶シ
リコン膜４に、温度＝８５０℃、濃度＝３×１０20ｃｍ
3 程度で、不純物としてリン（Ｐ）をドーピングする。
次いで、不純物がドーピングされた多結晶シリコン膜４
に、温度＝８５０度で、１０分間、熱処理を行う。この
熱処理により、前記Ｓｉ3 Ｎ4 膜５の側端部付近にドー
ピングされた不純物を、当該Ｓｉ3 Ｎ4 膜５領域下の多
結晶シリコン膜４に拡散することができる。ここで、前
記不純物は、前記Ｓｉ3 Ｎ4 膜５領域下の多結晶シリコ
ン膜４中央部より、該Ｓｉ3 Ｎ4 膜５の側端部付近に対
応する多結晶シリコン膜４に多く拡散される。従って、
前記多結晶シリコン膜４中に存在する不純物の濃度は、
前記Ｓｉ 3 Ｎ4 膜５領域下の多結晶シリコン膜４中央部
（Ｐ濃度＝１×１０20ｃｍ3 程度）より、当該Ｓｉ3 Ｎ
4 膜５の側端部に対応する多結晶シリコ ン膜４（Ｐ濃
度＝３×１０20ｃｍ3 程度）の方が高濃度となる。
【００１１】次いで、図３に示す工程では、前記Ｓｉ3
Ｎ4 膜５をマスクとして、図２に示す工程で得た多結晶
シリコン膜４に、エッチングを行い、フローティングゲ
ート６を形成する。このエッチングに使用するマスク
は、前記図２に示す工程で行った不純物導入用マスクと
兼用するとができるため、マスク数を増やす必要なく行
うことができる。
Ｎ4 膜５をマスクとして、図２に示す工程で得た多結晶
シリコン膜４に、エッチングを行い、フローティングゲ
ート６を形成する。このエッチングに使用するマスク
は、前記図２に示す工程で行った不純物導入用マスクと
兼用するとができるため、マスク数を増やす必要なく行
うことができる。
【００１２】次に、図４に示す工程では、前記Ｓｉ3 Ｎ
4 膜５を除去した後、前記フローティングゲート６及び
前記半導体基板１上に、層間絶縁膜７を形成する。この
時、前記フローティングゲート６は、中央部より側端部
付近の方が、不純物濃度が高いため、当該側端部付近で
増殖酸化が起こり、酸化速度が速くなる。従って、前記
フローティングゲート６側端部に対応する部分に形成さ
れた層間絶縁膜７の膜厚を、中央部上に形成された層間
絶縁膜７の膜厚より厚く形成することができる。
4 膜５を除去した後、前記フローティングゲート６及び
前記半導体基板１上に、層間絶縁膜７を形成する。この
時、前記フローティングゲート６は、中央部より側端部
付近の方が、不純物濃度が高いため、当該側端部付近で
増殖酸化が起こり、酸化速度が速くなる。従って、前記
フローティングゲート６側端部に対応する部分に形成さ
れた層間絶縁膜７の膜厚を、中央部上に形成された層間
絶縁膜７の膜厚より厚く形成することができる。
【００１３】次いで、図５に示す工程では、図４に示す
工程で得た層間絶縁膜７上に、膜厚が０．２〜０．４ｎ
ｍ程度の多結晶シリコン膜を形成し、これをパターニン
グしてコントロールゲート８を形成する。このようにし
て、半導体基板１上に形成したフローティングゲート６
上に、層間絶縁膜７を介して、コントロールゲート８を
形成した。
工程で得た層間絶縁膜７上に、膜厚が０．２〜０．４ｎ
ｍ程度の多結晶シリコン膜を形成し、これをパターニン
グしてコントロールゲート８を形成する。このようにし
て、半導体基板１上に形成したフローティングゲート６
上に、層間絶縁膜７を介して、コントロールゲート８を
形成した。
【００１４】その後、所望の工程を行い、半導体不揮発
性記憶装置を完成する。次に、比較として、フローティ
ングゲートとコントロールゲートとの間に位置する層間
絶縁膜の膜厚が均一（本実施例に係る層間絶縁膜７の中
央部と同じ膜厚）である以外は、本実施例に係る半導体
不揮発性記憶装置（発明品）と同じ条件を備えた半導体
不揮発性記憶装置（従来品）を製造した。
性記憶装置を完成する。次に、比較として、フローティ
ングゲートとコントロールゲートとの間に位置する層間
絶縁膜の膜厚が均一（本実施例に係る層間絶縁膜７の中
央部と同じ膜厚）である以外は、本実施例に係る半導体
不揮発性記憶装置（発明品）と同じ条件を備えた半導体
不揮発性記憶装置（従来品）を製造した。
【００１５】次に、前記フローティングゲートとコント
ロールゲートとの間に位置する層間絶縁膜の電流−電圧
特性について、発明品と従来品との比較を行った。この
結果を図６に示す。図６より、発明品は、従来品より、
電界を緩和することができることが立証された。
ロールゲートとの間に位置する層間絶縁膜の電流−電圧
特性について、発明品と従来品との比較を行った。この
結果を図６に示す。図６より、発明品は、従来品より、
電界を緩和することができることが立証された。
【００１６】尚、本実施例では、図１に示す工程で、Ｓ
ｉ3 Ｎ4 膜５を形成したが、これに限らず、例えば、高
温の熱処理に耐えられ、不純物導入用マスク及びフロー
ティングゲート６形成用マスクを兼用可能な膜であれ
ば、他の膜を使用してもよい。また、図２に示す工程で
は、不純物としてＰを使用したが、これに限らず、所望
により他の不純物を使用してもよい。そして、前記不純
物の導入量は、所望により決定してよい。
ｉ3 Ｎ4 膜５を形成したが、これに限らず、例えば、高
温の熱処理に耐えられ、不純物導入用マスク及びフロー
ティングゲート６形成用マスクを兼用可能な膜であれ
ば、他の膜を使用してもよい。また、図２に示す工程で
は、不純物としてＰを使用したが、これに限らず、所望
により他の不純物を使用してもよい。そして、前記不純
物の導入量は、所望により決定してよい。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
前記多結晶シリコン膜のフローティングゲートとなる領
域上に形成したＳｉ3 Ｎ4 膜をマスクとして、当該多結
晶シリコン膜に、不純物を導入した後、熱処理すること
で、前記Ｓｉ3 Ｎ4 膜の側端部付近に導入された不純物
を、当該Ｓｉ3 Ｎ4 膜領域下の多結晶シリコン膜に拡散
することができる。従って、前記Ｓｉ3 Ｎ4 膜の側端部
に対応する多結晶シリコン膜の不純物濃度を、当該多結
晶シリコン膜中央部の不純物濃度より高濃度にすること
ができる。このため、前記Ｓｉ3 Ｎ4 膜をマスクとし
て、前記多結晶シリコン膜からなるフローティングゲー
トを形成し、この上に、絶縁膜を形成する際に、不純物
濃度が高い部分では、増殖酸化が起こる。従って、前記
フローティングゲート側端部上対応する部分に形成され
た絶縁膜の膜厚を、その中央部上に形成された絶縁膜の
膜厚より厚くすることができる。
前記多結晶シリコン膜のフローティングゲートとなる領
域上に形成したＳｉ3 Ｎ4 膜をマスクとして、当該多結
晶シリコン膜に、不純物を導入した後、熱処理すること
で、前記Ｓｉ3 Ｎ4 膜の側端部付近に導入された不純物
を、当該Ｓｉ3 Ｎ4 膜領域下の多結晶シリコン膜に拡散
することができる。従って、前記Ｓｉ3 Ｎ4 膜の側端部
に対応する多結晶シリコン膜の不純物濃度を、当該多結
晶シリコン膜中央部の不純物濃度より高濃度にすること
ができる。このため、前記Ｓｉ3 Ｎ4 膜をマスクとし
て、前記多結晶シリコン膜からなるフローティングゲー
トを形成し、この上に、絶縁膜を形成する際に、不純物
濃度が高い部分では、増殖酸化が起こる。従って、前記
フローティングゲート側端部上対応する部分に形成され
た絶縁膜の膜厚を、その中央部上に形成された絶縁膜の
膜厚より厚くすることができる。
【００１８】さらに、前記Ｓｉ3 Ｎ4 膜は、前記不純物
導入用マスクと、フローティングゲート形成用マスクを
兼用しているため、マスク数を増やすことなく、前記絶
縁膜に膜厚の差を付けることができる。この結果、電界
の集中を効果的に抑制することができ、電荷保持特性が
向上した半導体不揮発性記憶装置を効率よく製造するこ
とができる。
導入用マスクと、フローティングゲート形成用マスクを
兼用しているため、マスク数を増やすことなく、前記絶
縁膜に膜厚の差を付けることができる。この結果、電界
の集中を効果的に抑制することができ、電荷保持特性が
向上した半導体不揮発性記憶装置を効率よく製造するこ
とができる。
【図１】本発明の実施例に係る半導体不揮発性記憶装置
の製造工程の一部を示す断面図である。
の製造工程の一部を示す断面図である。
【図２】本発明の実施例に係る半導体不揮発性記憶装置
の製造工程の一部を示す断面図である。
の製造工程の一部を示す断面図である。
【図３】本発明の実施例に係る半導体不揮発性記憶装置
の製造工程の一部を示す断面図である。
の製造工程の一部を示す断面図である。
【図４】本発明の実施例に係る半導体不揮発性記憶装置
の製造工程の一部を示す断面図である。
の製造工程の一部を示す断面図である。
【図５】本発明の実施例に係る半導体不揮発性記憶装置
の製造工程の一部を示す断面図である。
の製造工程の一部を示す断面図である。
【図６】発明品と従来品の層間絶縁膜の電流−電圧特性
を示す図である。
を示す図である。
１ 半導体基板 ２ ＬＯＣＯＳ酸化膜 ３ ゲート電極 ４ 多結晶シリコン膜 ５ Ｓｉ3 Ｎ4 膜 ６ フローティングゲート ７ 層間絶縁膜 ８ コントロールゲート
Claims (1)
- 【請求項１】 半導体基板上に形成したフローティング
ゲート上に、絶縁膜を介してコントロールゲートを形成
する半導体不揮発性記憶装置の製造方法において、 半導体基板上に、絶縁膜を介して多結晶シリコン膜を形
成する第１工程と、前記多結晶シリコン膜のフローティ
ングゲートとなる領域上に、Ｓｉ3 Ｎ4 膜を選択的に形
成する第２工程と、前記Ｓｉ3 Ｎ4 膜をマスクとして、
前記多結晶シリコン膜に、不純物を導入した後、熱処理
を行う第３工程と、前記Ｓｉ3 Ｎ4 膜をマスクとして、
前記熱処理後の多結晶シリコン膜を選択的に除去する第
４工程と、前記Ｓｉ3 Ｎ4 膜を除去した後、前記多結晶
シリコン膜上に、絶縁膜を形成する第５工程と、を含む
ことを特徴とする半導体不揮発性記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6587992A JPH05267688A (ja) | 1992-03-24 | 1992-03-24 | 半導体不揮発性記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6587992A JPH05267688A (ja) | 1992-03-24 | 1992-03-24 | 半導体不揮発性記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267688A true JPH05267688A (ja) | 1993-10-15 |
Family
ID=13299710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6587992A Pending JPH05267688A (ja) | 1992-03-24 | 1992-03-24 | 半導体不揮発性記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267688A (ja) |
-
1992
- 1992-03-24 JP JP6587992A patent/JPH05267688A/ja active Pending
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