JPS62206875A - 半導体記憶素子の製造方法 - Google Patents

半導体記憶素子の製造方法

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JPS62206875A JP61048680A JP4868086A JPS62206875A JP S62206875 A JPS62206875 A JP S62206875A JP 61048680 A JP61048680 A JP 61048680A JP 4868086 A JP4868086 A JP 4868086A JP S62206875 A JPS62206875 A JP S62206875A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 未発ＩＪ１は溝容量を利用した半導体記憶素子の製造方
法に係り、特に溝容鼠部の簡易な形成方法に関する。
［従来技術］ ダイナミックラム（ＤＲＡＭ）、ＭＯＳ型メモリの集積
度は増加の一途をたどり、８４ｋｂｉｔから２５６ｋｂ
ｉｔ　。
更には１Ｍｂｉｔの時代に入ろうとしている。
たとえば、容量型のメモリセルでは、電荷を蓄積するた
めの容量部と、蓄積している電荷を読出すためのＭＯＳ
トランジスタ部とから構成されているが、高集積化を達
成するためには、セル面桔の大部分を閉める容量部を縮
小する必要がある。なぜならば、　ＭＯＳトランジスタ
部の縮小化は限界に近づいているからである。
そこで、容量部を縮小する方法が種々提案されている。
しかし、単純に容量部を二次元平面上で縮小すると蓄積
゛准荷積が減少してしまい、これを補うためには、絶縁
層を薄くするか、又は使用されている５ｉ０２より高い
誘電率を有する材料を特別に使用しなければならない、
そこで特別な材料を用いることなく、しかも縮小化が可
能な溝容量型メモリセルが提案されている。
第２図は、従来の溝容量型メモリセルの基本構造を示す
概略的断面図である。
同図において、メモリセルは、電荷を蓄積するための溝
容量部と蓄積している電荷を読出すためのＭＯＳ　）ラ
ンジスタ部とから構成されている。このうち溝容量部は
次にようにして形成される。
まず、シリコン基板１に深い溝２が反応性イオンエツチ
ング等によって形成され、その溝２の内壁に酸化膜３が
形成される。続いて、多結晶シリコンを堆積させて溝２
内に埋込み、エッチバックによって平坦化して溝２内の
みに多結晶シリコン４を残存させる。こうして基板ｌと
多結晶シリコン４とが酸化膜３を挟んで対向し、容量部
を形成する。
Ｅ発ＩＪＩが解決しようとする問題点］しかしながら、
ｊＭ　２以外に堆積した多結晶シリコンをエッチバック
する工程は、終点検出が困難であるために、製造工程の
簡易化および簡略化を達成することができなかった。
［問題点を解決するための手段］ 本発明による半導体記憶素子の製造方法は、溝容量を利
用した半導体記憶素子を製造する方法において、 半導体基板に溝部を形成し。
該溝部の底部および側壁と前記基板表面とに酸、１ 化膜を形成し、 該底部の酸化膜上のみにシリコン又は窒素を含むシリコ
ンの層を形成し、 該シリコン又は窒素を含むシリコンの層上のみに選択的
に多結晶シリコンをＩｉ、Ｉｉさせて前記溝部を埋込み
、溝容量部を形成することを特徴とする。
［作用］ このように、上記溝部の底部に設けられたシリコン又は
窒素を含むシリコンの層上のみに多結晶シリコンを堆積
させることによって、従来のようなエッチバック工程が
不要となり、製造工程を大幅に簡略化することができる
。
［実施例］ 以下、本発明の実施例を図面にノ＾づいて詳細に説１５
■する。
第１図（Ａ）〜（Ｅ）は、本発明による半導体記憶素子
の製造方法の一実施例を示す部分的な製造工程図である
。
まず、同図（Ａ）および（Ｂ）に示すように、シリコン
基板ｌに反応性イオンエツチングによって厚さ数７ｔｍ
程度の溝２を形成し、続いてＩ１１！２の内壁および基
板ｌの表面に酸化膜３を形成する。
次に、溝２の内壁および基板表面に低圧化学気相堆積法
、ＥＣＲ（Ｅｌｅｃｔｒｏｎ　ｃｙｃｌｏｔｒｏｎ　Ｒ
ｅ５ｏｎａｎｃｅ）法又はプラズマ若しくは光励起によ
るｃｖｎ法等によって、選択形成用膜（窒化シリコン膜
又は多結晶若しくは非晶質シリコン膜）を形成する。続
いて、リフトオフ法又は反応性イオンエツチングによっ
て、同図（Ｃ）に示すように、溝２の底部にある選択形
成用膜５のみを残して他を除去する。
なお１選択形成用膜５の代りに、レジストをマスクとし
て用い、溝２の底部の酸化膜２上のみにシリコンイオン
又は窒素イオンを低加速電圧で注入して表面変成層を形
成してもよい、また、集束イオンビーム法を用いれば、
マスクを使用せずに同様の表面変成層を形成することが
できる。
次に、後述するように、選択形成相１１’２５又は表面
変成層のみに堆積する堆積条件のＣＶＤ法によって、多
結晶シリコン８を溝２内のみに選択的に堆積させる（同
図（Ｄ））。そして、同図（Ｅ）に示すように、酸化膜
７を形成した後、電極８を形成して溝容量部が完成する
。
このように、選択形成用膜５上のみに多結晶シリコンが
堆積し、基板ｌの表面の酸化膜３上には堆積しないため
に、従来のようなエッチパック工程が不要となる。また
、堆積速度を適当に選択することで、多結晶シリコンＢ
の高さを任意に設定することが可能である。以下、多結
晶シリコンθを堆積させる具体例を述べる。
まず、第１図（Ｃ）に示すように、溝底部の酸化ｎｑ　
ａ上にシリコン又は窒化シリコンの選択形成相■Ｉ、！
５が形成された基板１を反応槽内に設置し、８００〜１
０００℃に維持する。そして大気圧下で原料ガスＳｉＨ
２０１２、５ｉＣ１４又はＳｉＨ４とＨＣＩおよびＨ２
ガスを導入して多結晶シリコン６を堆積させる。　Ｓｉ
Ｈ２Ｃ：Ｉ２ガスを用いた場合の典型的の流（よは、Ｓ
ｉＨ２Ｇ！２が０．５　ｕ／ｗｉｎ　、　ＨＣｌが１３
ｉ／＋ｉｉｎ　、　Ｈ２が１５０　ｆｌ　／　ｍｉｒ＋
である。なお、　１（ＣＩガスを添加することで、選択
形成用膜５と酸化膜３との間の堆積選択比が向上する。
このような条件で、シリコン又は窒化シリコンの選択形
成相ｌ１２５ｋに、堆積速度０．０３〜０．０８　ｇ　
ｍ／ｗｉｎで多結晶シリコン６が堆積し、しかも基板表
面上の酸化膜３上には全く堆積しなかった。
［発明の効果］ 以」−詳細に説明したように、未発１！ＩＩによる半導
体記憶素子の製造方法は、溝部の底部に設けられたシリ
コン又は窒素を含むシリコンの層−にのみに多結晶シリ
コンを堆積させることによって、従来のようなエッチバ
ック工程が不安となり、製造工程を大幅に簡略化するこ
とができる。
【図面の簡単な説明】
第１図（Ａ）〜（Ｅ）は、未発ＩＪ】による半導体記憶
素子の製造方法の一実施例を示す部分的な製造工程図、 第２図は、従来の溝容量型メモリセルの基本構造を示す
概略的断面図である。 ｌ壷・挙手導体基板 ２−・・溝 ３・・・酸化膜 ５Φ・・選択形成用膜 εψ番φ多結晶シリコン

Claims (5)

    【特許請求の範囲】
  1. （１）溝容量を利用した半導体記憶素子を製造する方法
    において、 半導体基板に溝部を形成し、 該溝部の底部および側壁と前記基板表面 とに酸化膜を形成し、 該底部の酸化膜上のみにシリコン又は窒 素を含むシリコンの層を形成し、 該シリコン又は窒素を含むシリコンの層 上のみに選択的に多結晶シリコンを成長させて前記溝部
    を埋込み、溝容量部を形成することを特徴とする半導体
    記憶素子の製造方法。
  2. （２）上記シリコン又は窒素を含むシリコンの層は、多
    結晶若しくは非晶質シリコン層であることを特徴とする
    特許請求の範囲第１項記載の半導体記憶素子の製造方法
    。
  3. （３）上記シリコン又は窒素を含むシリコンの層は窒化
    シリコン層であることを特徴とする特許請求の範囲第１
    項記載の半導体記憶素子の製造方法。
  4. （４）上記シリコン又は窒素を含むシリコンの層はシリ
    コンイオンが上記底部の酸化膜表面に注入されて形成さ
    れた表面変成層であることを特徴とする特許請求の範囲
    第１項記載の半導体記憶素子の製造方法。
  5. （５）上記シリコン又は窒素を含むシリコンの層は窒素
    イオンが上記底部の酸化脱表面に注入されて形成された
    表面変成層であることを特徴とする特許請求の範囲第１
    項記載の半導体記憶素子の製造方法。
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